JPH02276315A - 8/10 code conversion system - Google Patents

8/10 code conversion system

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JPH02276315A
JPH02276315A JP9771989A JP9771989A JPH02276315A JP H02276315 A JPH02276315 A JP H02276315A JP 9771989 A JP9771989 A JP 9771989A JP 9771989 A JP9771989 A JP 9771989A JP H02276315 A JPH02276315 A JP H02276315A
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JP
Japan
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data
bit
conversion
code
bit data
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Application number
JP9771989A
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Japanese (ja)
Inventor
Tetsushi Itoi
哲史 糸井
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NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
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Publication date
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE:To attain the making of a circuit into PLA utilizing the feature of a ROM of small scale and the simplification of the whole of the circuit by mixing an error correction processing in a code conversion processing, and converting data of eight bits to NRZI data of ten bits provided with an error correction function and DC-free characteristic and satisfies an RLLC rule. CONSTITUTION:An 8/10 encoder 11 is comprised of an error correction processing circuit 12 which sets the data of eight bits as the data of nine bits by attaching a parity bit on the end of the data of eight bits, and a 9/10 conversion circuit 13 which converts the data of nine bits that is the output of the error correction processing circuit to the data of ten bits. The data of nine bits that is the one targeted to be converted is sent to a conversion ROM 14 via a D flip-flop circuit 15. And after it is converted to the data of 14 bits according to either a main or sub conversion table stored in the conversion ROM 14, the low-order ten bits and the high-order four bits of the data are supplied to a parallel-serial conversion circuit 16 and a table selection circuit 17, respectively.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、8ビットデータを誤り訂正機能とDCフリ
ー特性をもちRLLC則を満たす!θビットデータに変
換する8/10符号変換方式に関する。
[Detailed Description of the Invention] [Industrial Application Field] This invention has an error correction function and DC-free characteristics for 8-bit data, and satisfies the RLLC rule! The present invention relates to an 8/10 code conversion method for converting to θ bit data.

[従来の技術] CD(コンパクトディスク)プレーヤにより再生される
コンパクトディスクには、信号再生時のトラッキングサ
ーボに適したEFM(8/14符号変換)変調が採用さ
れている。第19図に示した従来の8/14符号器1は
、CIRCエンコーダ(図示せず)による誤り訂正を受
けた8ビットデータを、変換テーブルに従って14ビッ
トデータに変換する8/14変換回路2を有する。、8
ビットデータは、8/14変換回路2だけでなく、ビッ
ト変換規則に従う結合ビット候補を発生する結合ビット
候補発生回路3と結合ビット候補のなかから後述のDS
V評価に従って最適結合ビットを決定する結合ビット決
定回路4にも供給され、結合ビット決定回路4にて決定
された最適結合ビットを、結合ビット挿入回路5におい
て8/14変換回路2の出力である14ビツトデ一タ間
に挿入することにより、14ビットデータどうしが結合
される。
[Prior Art] A compact disc played by a CD (compact disc) player employs EFM (8/14 code conversion) modulation suitable for tracking servo during signal playback. The conventional 8/14 encoder 1 shown in FIG. 19 includes an 8/14 conversion circuit 2 that converts 8-bit data that has undergone error correction by a CIRC encoder (not shown) into 14-bit data according to a conversion table. have , 8
The bit data is processed not only by the 8/14 conversion circuit 2 but also by the combination bit candidate generation circuit 3 which generates combination bit candidates according to the bit conversion rules and by the DS described below from among the combination bit candidates.
It is also supplied to a combination bit determination circuit 4 which determines the optimal combination bit according to the V evaluation, and the optimal combination bit determined by the combination bit determination circuit 4 is output to the combination bit insertion circuit 5 as the output of the 8/14 conversion circuit 2. By inserting the 14-bit data between the 14-bit data, the 14-bit data are combined.

8/14変換回路2は、反転を示す“1′と非反転を示
す“O“の214通りの組み合わせパターンのなかから
、「“1°と°l°の間に“O”が2個以上入り、かつ
、“O“の個数が10個以内である」というビット変換
規則に従って選出した2″”(256)通りのパターン
を、変換テーブル化して格納したROM(読み出し専用
メモリ)を有しており、人力された8ビプドデータは一
義的に対応する14ビットデータに変換される。また、
14ビットデータに間挿する結合ビットの候補を発生す
る結合ビット候補発生回路4は、例えば先行する14ビ
ットデータの最後が“11で終わり、後続の14ビット
データが“I“で始まるような場合に対処できるよう、
相前後する14ビツトデ一タ間に3ビツトの結合ビット
を挿入することで、ビット変換規則との整合を図るもの
であり、結合ビットとして考えられる4種類のパターン
000゜001.010,100のなかから、ビット変
換規則を犯さないパターンを結合ビット候補として結合
ビット決定回路4に供給する。結合ビット決定回路4は
、結合ビット候補発生回路3から供給される結合ビット
候補から、相前後する14ビットデータ28ビツトと3
ビツトの結合ビットを合わせた31ビツト分の信号の直
流成分を示すDSV (Digital Sum Va
lue)を最小にするパターンを、最適な結合ビットと
して選択するものである。
The 8/14 conversion circuit 2 selects from among 214 combination patterns of "1" indicating inversion and "O" indicating non-inversion, "two or more "O" between "1° and °l°". It has a ROM (read-only memory) that stores a conversion table of 2'' (256) patterns selected according to the bit conversion rule that the number of O's is 10 or less. In this way, the manually generated 8-bit data is uniquely converted into corresponding 14-bit data. Also,
The combination bit candidate generation circuit 4, which generates candidates for combination bits to be interpolated into 14-bit data, is configured to generate combination bit candidates when, for example, the preceding 14-bit data ends with "11" and the subsequent 14-bit data begins with "I". In order to be able to deal with
By inserting a 3-bit combination bit between successive 14-bit data, consistency with bit conversion rules is achieved. , patterns that do not violate the bit conversion rules are supplied to the combination bit determination circuit 4 as combination bit candidates. The combination bit determination circuit 4 selects 28 bits and 3 consecutive 14-bit data from the combination bit candidates supplied from the combination bit candidate generation circuit 3.
DSV (Digital Sum Va
The pattern that minimizes lue) is selected as the optimal combination bit.

ところで、ここで扱うDSVとは、14ビットデータの
信号波形の高レベルを+1点、低レベルを一1点とし、
14ビットデータの進行とともに累積される合計点数を
表すものであり、DSVの絶対値が小さいほど14ビッ
トデータの直流成分や低周波成分が少なく、それだけコ
ンパクトディスク表面に付いた傷等による影響を受けに
くくなるため、相前後する14ビットデータの最後に得
られるDSVを最小とする結合ビットが、最適結合ビッ
トとして選択される。
By the way, the DSV used here is defined as +1 point for the high level and 11 points for the low level of the signal waveform of 14-bit data.
It represents the total score that is accumulated as the 14-bit data progresses, and the smaller the absolute value of DSV, the fewer the direct current components and low frequency components of the 14-bit data, and the more likely it is to be affected by scratches on the surface of the compact disc. Therefore, the combined bit that minimizes the DSV obtained at the end of successive 14-bit data is selected as the optimal combined bit.

[発明が解決しようとする課[L] 上記従来の8/14符号器lは、信号の直流成分を打ち
消すことはできるが、14ビットデータどうしを接続す
る結合ビットを含めると8ビットデータの変換にかなり
の冗長ビットが必要であり、このため信号の伝送帯域を
徒に広帯域化してしまうといった課題を抱えており、ま
た再生信号の時間軸が揺れたときの符号誤りを起こさな
いための余裕度(ノックマージン)を表す検出窓幅T曹
が、ビット間隔Tに対して0.47Tと、比較的小さい
等の課題があった。
[Problem to be solved by the invention [L] The conventional 8/14 encoder l described above can cancel the DC component of the signal, but if a combination bit that connects 14-bit data is included, the conversion of 8-bit data is difficult. This requires a considerable amount of redundant bits, which poses the problem of unnecessarily widening the signal transmission band, and also requires sufficient margin to prevent code errors from occurring when the time axis of the reproduced signal fluctuates. There were problems such as the detection window width T, which represents the knock margin, was relatively small at 0.47T relative to the bit interval T.

一方、D A T (Digital Audio T
aperecorder)においては、EF、M変調方
式に見られる過度の冗長性を排し、冗長度を2ビツトに
抑えた8/10符号変換方式が用いられており、8/I
4符号器1の5.I8Tに対し最大符号反転間隔T m
axを3.2Tに短縮でき、しかも誤り訂正に用いる二
重リードソロモン符号との相性が良いなどの優れた特長
が注目されている。しかし、この種の8/10符号変換
方式は、誤り訂正符号処理と符号変換処理とが互いに独
立して存在するため、記録再生過程だけでなく符号変換
過程で生じた符号誤りも、誤り訂正回路が負担しなけれ
ばならず、それだけ誤り訂正本来の目的である記録再生
過程における符号誤りの低減効果が薄れてしまうといっ
た課題を抱えていた。
On the other hand, DAT (Digital Audio T
aperecorder) uses an 8/10 code conversion method that eliminates the excessive redundancy found in EF and M modulation methods and reduces redundancy to 2 bits.
4 Encoder 1 5. Maximum sign reversal interval T m for I8T
It is attracting attention for its excellent features such as being able to shorten ax to 3.2T and being compatible with double Reed-Solomon codes used for error correction. However, in this type of 8/10 code conversion method, error correction code processing and code conversion processing exist independently of each other, so code errors occurring not only in the recording/reproduction process but also in the code conversion process are processed by the error correction circuit. This poses a problem in that the original purpose of error correction, which is to reduce code errors in the recording and reproducing process, is diminished accordingly.

[課題を解決するための手段] この発明は、上記課題を解決したものであり、8ビット
データを10ビットデータに符号変換する8/10符号
変換方式であって、lブロックに集約化した8の整数倍
個の8ビットデータに対し、9の前記整数倍の全長をも
つリードソロモン符号を生成し、得られたパリティデー
タを各8ビットデータの末尾に1ビツトずつ配分して9
ビットデータとし、次に当該9ビットデータを、データ
個々の直流バランスを示すDSVが零の10ビット平衡
符号かDSVが正の10ビット不平衡符号に変換する主
変換テーブルか、又は10ビット平衡符号かDSVが負
の10ビット不平衡符号に変換する副変換テーブルのい
ずれかを、変換のつど更新されるDSV積算値が零に収
束するよう選択しつつ、10ビットデータに符号変換し
、さらに符号変換により得られた10ビットデータをN
RZI符号化することを特徴とするものである。
[Means for Solving the Problems] This invention solves the above problems, and is an 8/10 code conversion method for code converting 8-bit data into 10-bit data, in which 8 bits are aggregated into l blocks. For 8-bit data that is an integer multiple of
A main conversion table that converts the 9-bit data into a 10-bit balanced code with a zero DSV or a 10-bit unbalanced code with a positive DSV, or a 10-bit balanced code. or a sub-conversion table for converting to a 10-bit unbalanced code with a negative DSV, the code is converted to 10-bit data while selecting one of the sub-conversion tables so that the DSV integrated value updated each time the conversion converges to zero, and then the code is converted to 10-bit unbalanced code. The 10-bit data obtained by conversion is N
It is characterized by RZI encoding.

[作用] この発明は、1ブロツクに集約化した8の整数倍個の8
ビットデータに対し、9の前記整数倍の全長をもつリー
ドソロモン符号を生成し、得られたパリティデータを各
8ビットデータの末尾に1ビツトずつ配分して9ビプト
データとし、次にこれらの9ビットデータを、NRZI
符号化したときのデータ個々の直流バランスを゛示すD
SVが零の10ビット平衡符号かDSVが正の10ビッ
ト不平衡符号に変換する主変換テーブルか、或はまた1
0ビット平衡符号かDSVが負の10ビット不平衡符号
に変換する副変換テーブルのいずれかを、変換のつど更
新されるDSV積算値が零に収束するよう選択しつつ、
10ビットデータに符号変換し、最後にNRZI符号化
することにより、符号変換処理に誤り訂正処理を織り交
ぜ、8ビットデータを誤り訂正機能とDCフリー特性を
もちRLLC則を満たす10ビツトNRZIデータに変
換する。
[Operation] This invention provides an integral multiple of 8 blocks integrated into one block.
A Reed-Solomon code with a total length that is an integer multiple of 9 is generated for the bit data, and the resulting parity data is allocated one bit to the end of each 8-bit data to create 9-bit data, and then these 9 bits are data, NRZI
D indicates the DC balance of individual data when encoded
A main conversion table that converts a 10-bit balanced code with an SV of zero or a 10-bit unbalanced code with a positive DSV, or 1
While selecting either a 0-bit balanced code or a sub-conversion table that converts DSV into a negative 10-bit unbalanced code so that the DSV integrated value updated each time the conversion converges to zero,
By converting the code to 10-bit data and finally performing NRZI encoding, error correction processing is interwoven with the code conversion process, converting the 8-bit data into 10-bit NRZI data that has an error correction function, DC-free characteristics, and satisfies the RLLC rule. Convert.

[実施例] 以下、この発明の実施例について、第1図ないし第18
図を参照して説明する。第1.2図は、この発明の8/
!O符号変換方式を適用した8/10符号器及び復号器
の各−実施例を示す回路構成図、第3図ないし第18図
は、いずれも第1図に示した変換ROMが内蔵する主側
一対の変換テーブルを示す図である。
[Example] Examples of the present invention will be described below with reference to FIGS. 1 to 18.
This will be explained with reference to the figures. Figure 1.2 shows 8/8 of this invention.
! The circuit configuration diagrams illustrating each embodiment of the 8/10 encoder and decoder to which the O code conversion method is applied, FIGS. 3 to 18, are the main side in which the conversion ROM shown in FIG. FIG. 3 is a diagram showing a pair of conversion tables.

第1図に示す8/10符号器!■は、8ビットデータの
末尾にパリティビットを付加して9ビワトデータとする
誤り訂正処理回路!2と、この誤り訂正処理回路の出力
9ビットデータを10ビットデータに変換する9/10
変換回路13からなる。誤り訂正処理回路12は、Iブ
ロックに集約した32個の8ビットデータD 32n、
 D 32n+1 。
The 8/10 encoder shown in Figure 1! ■ is an error correction processing circuit that adds a parity bit to the end of 8-bit data to create 9-bit data! 2 and 9/10 to convert the output 9-bit data of this error correction processing circuit into 10-bit data.
It consists of a conversion circuit 13. The error correction processing circuit 12 collects 32 pieces of 8-bit data D 32n into an I block,
D 32n+1.

D 32n+31に対し、 f  (x)=x”+x’+x’+x”+ 1を原始多
項式とする(36.32)リードソロモン符号を生成す
る。すなわち、実施例におけるリードソロモン符号の全
長36とデータ長32は、それぞれ9と8の4倍に相当
し、4個のパリティデータP3.P2.PI、POは、 なる関係式によって規定される。ただし、αは原始多項
式の根である。
For D 32n+31, a Reed-Solomon code is generated with f (x)=x"+x'+x'+x"+1 as a primitive polynomial (36.32). That is, the total length 36 and data length 32 of the Reed-Solomon code in the embodiment correspond to four times 9 and 8, respectively, and the four parity data P3. P2. PI and PO are defined by the following relational expression. However, α is the root of the primitive polynomial.

ところで、上記関係式を満たす総計32ビツトのパリテ
ィデータP3.P2.Pi、POは、誤り訂正処理回路
12内で1ビツトずつに分割され、32個のデータD 
32n= D 32n+31の各末尾に付加される。す
なわち、パリティデータP3は、その最上位ビットから
最下位ビットまでの8個のビットが、D 32nからD
 32n+7の各末尾に付加される。
By the way, a total of 32 bits of parity data P3. satisfy the above relational expression. P2. Pi and PO are divided into 1 bit each in the error correction processing circuit 12, and 32 data D
32n=D is added to each end of 32n+31. That is, the eight bits from the most significant bit to the least significant bit of the parity data P3 are D32n to D32n.
32n+7 is added to the end of each.

また、パリティデータP2も、その最上位ビットから最
下位ビットまでが、D 32n+8からD 32r++
15の各末尾に付加される。同様に、パリティデータP
I!:POに゛ついても、D 32n+16〜D 32
n+23及びD 32n+24〜D 32r++31に
それぞれ分割配分される。
Moreover, the parity data P2 is also D32n+8 to D32r++ from the most significant bit to the least significant bit.
15 is added to the end of each. Similarly, parity data P
I! : Regarding PO, D 32n + 16 ~ D 32
It is divided and allocated to n+23 and D 32n+24 to D 32r++31, respectively.

従って、32シンボルの8ビットデータに関するパリテ
ィデータは、第1図に示したように、個々に分割されて
各シンボルの末尾に分散結合される。
Therefore, the parity data regarding 8-bit data of 32 symbols is individually divided and dispersively combined at the end of each symbol, as shown in FIG.

こうして8ビットデータにパリティビットを付加して得
られた9ビットデータは、続<9/10変換回路13に
おいて10ビットデータへの符号変換を受けることにな
る。ここでの符号変換には、主副一対の変換テーブルが
用いられ、10ビットデータをNRZI符号化したとき
のDSV積算値が零に収束するような符号変換が図られ
る。
The 9-bit data thus obtained by adding the parity bit to the 8-bit data undergoes code conversion into 10-bit data in the subsequent <9/10 conversion circuit 13. In this code conversion, a pair of main and sub conversion tables is used, and code conversion is performed such that the DSV integrated value converges to zero when 10-bit data is NRZI encoded.

主副の変換テーブルは、9ビットデータの16進数表現
である(000)s〜(IFF)Hまでの512個のア
ドレスをもつ変換ROM内14に格納されており、主変
換テーブルでは、9ビットデータを、符号変換後にNR
ZI符号化して得られる10ビットデータのDSVが零
の平衡符号か、或は同DSVが正の不平衡符号に変換し
、副変換テーブルでは、9ビットデータを上記のDSV
が零の平衡符号か、或は同DSVが負の不平衡符号に変
換する。ただし、NRZ I符号では、ビット“Ooは
符号非反転を意味し、ビット“1“は符号反転を意味す
るため、同じ10ビットデータであっても、その開始ビ
ット(S?”B)のハイ又はロウに応じてDSVが異な
ってくる。このため、ここでは10ビプトデータの開始
ビットがロウレベルであったと仮定したときに、10ビ
ットデータをNRZI符号化したときのハイとロウのビ
ット数差をDSVとして掲載しである。また、終了ビッ
トのハイ又はロウの別が、続く符号変換におけるテーブ
ル選択の必須条件となるため、INVなる項目を設け、
終了ビットが開始ビットに対して非反転であれば、IN
Vを“0′とし、逆に反転していればINV”loと表
すよう定めである。
The main and sub conversion tables are stored in 14 conversion ROMs with 512 addresses from (000)s to (IFF)H, which are hexadecimal representations of 9-bit data. After converting the data to NR
The 10-bit data obtained by ZI encoding is converted into a balanced code with a zero DSV or an unbalanced code with a positive DSV, and in the sub-conversion table, the 9-bit data is converted into the above DSV.
The DSV is converted into a balanced code with zero, or an unbalanced code with a negative DSV. However, in the NRZ I code, bit “Oo” means sign non-inversion, and bit “1” means sign inversion, so even if the starting bit (S?”B) is high, even if it is the same 10-bit data, Alternatively, the DSV differs depending on the row. Therefore, assuming that the start bit of 10 bit data is low level, the difference in the number of high and low bits when 10 bit data is NRZI encoded is shown here as DSV. Also, since whether the end bit is high or low is an essential condition for table selection in the subsequent code conversion, an item called INV is provided.
If the end bit is non-inverted with respect to the start bit, then IN
It is defined that V is set to "0', and conversely, if it is inverted, it is expressed as INV"lo.

第3図ないし第18図に示す主変換テーブルは、(00
0)H〜(OFB) Hの252個の9ビットデータに
対し、DSVが0の10ビットデータを対応させ、さら
に(OFC)H〜(ICD)Hまでの210個の9ビッ
トデータに対しては、DSvが+2の10ビットデータ
を対応させ、残る(ICE)H〜(IFF)uまでの5
0個の9ビットデータに対しDSVが+4の10ビット
データを対応させである。また、副変換テーブルについ
ては、(000)s〜(OFB)Hの252個の9ビッ
トデータに対し、主変換テーブルで用いたのとまったく
同じ10ビットデータを対応させ、さらに(OFC)H
〜(ICD)Hまでの210個の9ビットデータに対し
ては、DSVが−2の10ビットデータを対応させ、残
る(ICE)H〜(IFF)Hまでの50個の9ビット
データに対しDSVが−4の10ビットデータを対応さ
せである。なお、(OFC)H以下は、テーブルAとB
とで同じ9ビットデータに対する10ビットデータが、
最上位ビットだけ互いに反転関係にあり、それ以下のビ
ット配列はまったく同じである。
The main conversion table shown in FIGS. 3 to 18 is (00
For the 252 9-bit data from 0)H to (OFB)H, correspond to the 10-bit data with DSV 0, and further to the 210 9-bit data from (OFC)H to (ICD)H. corresponds to the 10-bit data with DSv +2, and the remaining 5 from (ICE)H to (IFF)u
10-bit data with a DSV of +4 is made to correspond to 0 9-bit data. In addition, for the sub-conversion table, the 252 9-bit data from (000)s to (OFB)H are matched with the exact same 10-bit data used in the main conversion table, and (OFC)H
For the 210 9-bit data from ~(ICD)H, 10-bit data with a DSV of -2 is associated, and for the remaining 50 9-bit data from (ICE)H ~ (IFF)H. This corresponds to 10-bit data with a DSV of -4. Note that (OFC)H and below are tables A and B.
The 10-bit data for the same 9-bit data is
Only the most significant bits are inverted, and the bits below are exactly the same.

実施例の場合、変換により得られる10ビットデータは
772通り存在するが、5種類のDSVO2±2.+4
はいずれも2の補数で表示され44ビットデータのいず
れも共通して”0”である最下位ビットを除く上位3ビ
ツトだけを、10ビットデータの上位側に結合させてテ
ーブル内に格納しである。例えば、DSV−2は111
であり、DSV−4は110である。また、INVにつ
いては、DSVを付加した10ビットデータの最上位に
結合してテーブル内に格納しである。
In the case of the embodiment, there are 772 types of 10-bit data obtained by conversion, but there are 5 types of DSVO2±2. +4
are all expressed as two's complement numbers, and all of the 44-bit data is 0 in common, excluding the least significant bit, and only the upper 3 bits are combined with the upper side of the 10-bit data and stored in the table. be. For example, DSV-2 is 111
and DSV-4 is 110. Furthermore, INV is combined with the most significant 10-bit data to which DSV is added and stored in the table.

ここで、変換対象である9ビットデータは、まず初段の
Dフリップフロラプ回路I5を経て変換ROM14に送
り込まれる。そして、変換ROM14内に格納された主
副いずれか一方の変換テーブルに従って14ビットデー
タに変換された後、下位10ビットと上位4ビツトが、
それぞれ並・直列変換回路16とテーブル選択回路!7
に供給される。なお、変換テーブルの選択は、直航に行
われた符号変換の結果として得られるDSV積算値の正
負と開始ビットのハイ又はロウを、エクスクル−シブ・
ノアゲート回路18にて論理演算し、その演算結果に従
って行われる。
Here, the 9-bit data to be converted is first sent to the conversion ROM 14 via the first-stage D flip-flop circuit I5. Then, after being converted into 14-bit data according to either the main or sub conversion table stored in the conversion ROM 14, the lower 10 bits and upper 4 bits are
Parallel/serial conversion circuit 16 and table selection circuit, respectively! 7
supplied to Note that the selection of the conversion table is based on the positive/negative of the DSV integrated value obtained as a result of the code conversion performed directly, and the high or low of the start bit.
A logical operation is performed in the NOR gate circuit 18, and the operation is performed according to the result of the operation.

DSVの積算は、変換ROM14から得られるDSVの
各ビットを、開始ビットのロウ又はハイに応じて非反転
又は反転処理する3個のエクスクル−シブ・オアゲート
回路19,20.21と、これらの回路!9〜21によ
り正負の符号付けのなされたDSVを、それまでのDS
V積算値に加算してDSV積算値を更新する加算回路2
2と、加算回路22の出力をラッチし、ラッチデータを
加算回路22の被加算入力とするDフリップフロン1回
路23により実行される。
DSV integration is performed by three exclusive OR gate circuits 19, 20, and 21 that non-invert or invert each bit of the DSV obtained from the conversion ROM 14 depending on whether the start bit is low or high, and these circuits. ! The DSV with positive and negative signs from 9 to 21 is the previous DS
Addition circuit 2 that adds to the V integrated value to update the DSV integrated value
2 and the D flip-flop 1 circuit 23 which latches the output of the adder circuit 22 and uses the latched data as the addend input of the adder circuit 22.

エクスクル−シブ・オアゲート回路19〜21の一方の
入力である開始ビットは、変換テーブルを選択したとき
に決まる[NVとDフリップフロツブ回路24に保持さ
れた開始ビットとを、エクスクル−シブ・オアゲート回
路25にて排他的論理和をとることで得られ、開始ビッ
トが“0”であれば、エクスクル−シブ・オアゲート回
路19〜21は符号反転を行わず、開始ビットが“l”
であるときに符号反転を行う。なお、この符号反転は、
2の補数で表現されたDSVに負号を付すことを意味し
ており、開始ピッド1゛は加算回路22のキャリー入力
端子CIにも供給される。
The start bit, which is one input of the exclusive OR gate circuits 19 to 21, is determined when the conversion table is selected. It is obtained by taking the exclusive OR in the circuit 25, and if the start bit is "0", the exclusive OR gate circuits 19 to 21 do not perform sign inversion and the start bit is "l".
Perform sign inversion when . Note that this sign reversal is
This means adding a negative sign to the DSV expressed in two's complement, and the starting pid 1' is also supplied to the carry input terminal CI of the adder circuit 22.

ところで、Dフリップフロップ回路23の出力最上位ビ
ットは、DSV積算値の正負を表しており、前述したよ
うに、DSV積算値の正負と開始ビットのロウ又はハイ
が変換テーブルの選択条件を決定する。ここでは、Dフ
リツ゛プフロツブ回路23の出力最上位ビットと開始ビ
ットの排他的論理和を否定するエクスクル−シブ・ノア
ゲート回路18の演算結果のロウ/ハイに応じて、主/
副の変換テーブルが選択されるようにしである。すなわ
ち、10ビットデータのINVが“1″であるときは、
後続の10ビットデータの開始ビットが反転するため、
Dフリップフロップ回路24の出力である開始ビットを
反転しておく。そして、開始ビットが10” (ロウレ
ベル)で、DS■積算値が正であるときは、副変換テー
ブルを選択し、負であれば主変換テーブルを選択し、D
SVも変換表に掲載されたままを積算していく。一方、
開始ビットが°1”  (ハイレベル)のときは、上記
とは逆に、DSV積算値が正のときに主変換テーブルを
選択し、負のときに副変換テーブルを選択するとともに
、DSVも変換テーブルに掲載した値を符号反転して積
算する。
By the way, the most significant bit output from the D flip-flop circuit 23 represents the positive/negative of the DSV integrated value, and as described above, the positive/negative of the DSV integrated value and the low or high of the start bit determine the conversion table selection condition. . Here, depending on the low/high level of the operation result of the exclusive NOR gate circuit 18 which negates the exclusive OR of the output most significant bit of the D flip-flop circuit 23 and the start bit,
This allows the secondary translation table to be selected. That is, when INV of 10-bit data is "1",
Since the start bit of the subsequent 10-bit data is inverted,
The start bit, which is the output of the D flip-flop circuit 24, is inverted. Then, when the start bit is 10'' (low level) and the DS integrated value is positive, the sub conversion table is selected, and if it is negative, the main conversion table is selected, and the D
SV will also be added up as it is listed in the conversion table. on the other hand,
When the start bit is °1" (high level), contrary to the above, the main conversion table is selected when the DSV integrated value is positive, and the sub conversion table is selected when it is negative, and the DSV is also converted. The values listed in the table are integrated by reversing the sign.

こうして、Dフリップフロップ回路15にラッチされた
9ビットデータは、NRZI符号化したときのDSV積
算値を零に収束させる方向で、次々に10ビットデータ
に符号変換される。そして、変換により得られた10ビ
ットデータは、続く並・直列変換回路16にてパラレル
データからシリアルデータに変換されたのち、NRZI
符号化回路26に送り込まれる。NRZI符号化回路2
6は、並・直列変換回路I6から送られてくる1oビッ
トデータを受けるエクスクル−シブ・オアゲート回路2
7を、Dフリップフロップ回路28のQ出力端子とデー
タ入力端子を結ぶ帰還路に設けたものであり、NRZ符
号をNRZI符号に変換し、最終的な記録データとして
出力する。
In this way, the 9-bit data latched by the D flip-flop circuit 15 is successively code-converted into 10-bit data in a direction that causes the DSV integrated value when NRZI-encoded to converge to zero. Then, the 10-bit data obtained by the conversion is converted from parallel data to serial data in the subsequent parallel/serial conversion circuit 16, and then converted into NRZI data.
The signal is sent to the encoding circuit 26. NRZI encoding circuit 2
6 is an exclusive OR gate circuit 2 that receives 1o bit data sent from the parallel/serial conversion circuit I6.
7 is provided in the feedback path connecting the Q output terminal and the data input terminal of the D flip-flop circuit 28, which converts the NRZ code into the NRZI code and outputs it as final recording data.

ところで、8ビットデータのビット間隔Tに対し、10
ビットデータのビット間隔すなわち最小符号反転間隔T
 sinは、8/1O−T(=0.BT)で表される。
By the way, for the bit interval T of 8-bit data, 10
Bit interval of bit data, that is, minimum sign inversion interval T
Sin is expressed as 8/1OT (=0.BT).

また、短ければ短いほどよいとされる最大符号反転間隔
T sawは、10ビットデータがoootooooo
o、oooootooo。
Also, the maximum sign inversion interval T saw, which is said to be better as it is shorter, is
o,ooooootoo.

と続く最悪のケースを想定することで、符号反転を示す
“1と′それに続<11個の“0”が持続する期間、す
なわちl 2Tw+1n(=9.6T)に押さえること
ができる。
Assuming the worst case, it is possible to suppress the period during which "1" indicating sign reversal and <11 "0"s following it persist, that is, l 2Tw+1n (=9.6T).

このように、上記8/1O符号器11は、lブロックに
集約化した32シンボルの8ビットデータに対し、全長
36シンボルのリードソロモン符号を生成し、得られた
パリティデータを各8ビットデータの末尾に1ビツトず
つ配分して9ビットデータとし、次にこれらの9ビット
データを、NRZI符号化したときのデータ個々の直流
バランスを示すDSVが零の10ビット平衡符号かDS
Vが正の10ビット不平衡符号に変換する主変換テーブ
ルか、又は10ビット平衡符号かDSVが負の10ビッ
ト不平衡符号に変換する副変換テーブルのいずれかを、
変換のっど更新されるDSV積算値が零に収束するよう
選択しつつ、10ビットデータに符号変換し、最後Cご
NRZI符号化する構成としたから、符号変換処理に誤
り訂正処理を織り交ぜ、8ビットデータを誤り訂正機能
とDCフリー特性をもちRLLC則を満たす10ピッ)
NRZ Iデータに変換することができる。
In this way, the 8/1O encoder 11 generates a Reed-Solomon code with a total length of 36 symbols for the 32 symbols of 8-bit data aggregated into l blocks, and uses the obtained parity data for each 8-bit data. One bit is allocated to the end to create 9-bit data, and then these 9-bit data are encoded into NRZI encoded data, which is either a 10-bit balanced code with zero DSV indicating the DC balance of each data, or DS.
Either a main conversion table that converts to a 10-bit unbalanced code with a positive V or a secondary conversion table that converts a 10-bit balanced code or a 10-bit unbalanced code with a negative DSV,
Since the configuration is such that the DSV integrated value that is updated every time the conversion converges to zero, the code is converted to 10-bit data, and the last C is NRZI encoded, error correction processing is interwoven with the code conversion process. , 8-bit data with error correction function, DC-free characteristics, and 10 pins that satisfy the RLLC rule)
Can be converted to NRZ I data.

また、符号変換処理に誤り訂正処理が複合されているた
め、符号変換処理とは別個に施される誤り訂正処理の訂
正能力負担を軽減することができる。さらにまた、9/
1O符号変換では、変換データの直流成分を±4以内に
抑えることができ、しかも512個のアドレスをもつ変
換ROM1A内に主副一対の変換テーブルを格納し、こ
れにテ−プル選択回路17を付加することで、RLLC
則を満たす10ビットデータが得られるので、小規模R
OMの特徴を活かしたPLA化と回路全体の構成の簡単
化を図ることができる。また、DPCM(差分パルスコ
ード符号変m)方式と併用すれば、出現頻度の高い8ビ
ツト差分データはどDSvが零の10ビットデータに変
換されるので、常用域での変換データの直流成分を可及
的に抑制することができる。
Furthermore, since the error correction process is combined with the code conversion process, it is possible to reduce the burden on the correction capacity of the error correction process that is performed separately from the code conversion process. Furthermore, 9/
In the 10 code conversion, the DC component of the conversion data can be suppressed within ±4, and a pair of main and sub conversion tables are stored in the conversion ROM 1A having 512 addresses, and the table selection circuit 17 is connected to the conversion table. By adding RLLC
Since 10-bit data satisfying the rule can be obtained, the small-scale R
It is possible to utilize the characteristics of OM in PLA and to simplify the overall circuit configuration. In addition, when used in conjunction with the DPCM (differential pulse code change m) method, 8-bit differential data that appears frequently is converted to 10-bit data with zero DSv, so the DC component of the converted data in the common range is This can be suppressed as much as possible.

第2図に示す復号器31は、10ビツトNRZlデータ
を9ビプトNRZデータに変換する10/9変換回路3
2と、変換された9ビットデータに誤り訂正処理を施し
て8ビットデータとする誤り訂正処理回路33からなる
。8ご録媒体等から読み出された10ビツトNRZ I
データは、Dフリップフロラフ回路34とエクスクル−
シブ・オアゲート回路35からなるNRZ符号化回路3
6にて、10ビットNRZデータに変換される。次に、
直・並列変換回路37にてパラレルデータに変換され、
続く変換テーブルを内蔵する変換ROM38にて9ビッ
トデータに変換されたのち、ラッチ用のDフリップフロ
ップ回路39にラッチされ、誤り訂正処理回路33に送
り出される。誤り訂正処理回路33は、9ビットデータ
の末尾にIビットずつ配分されたパリティデータを寄せ
集め、得られた総計32ビツトのパリティデータPO〜
P3を使って誤り訂正処理を行い、最大2シンボルまで
の誤り訂正を行う。なお、磁気記録再生系においては、
NRZIデータはパーシャルレスポンス方式による再生
が可能であり、仮に読み取りデータに符号反転が発生し
ていようとも、正確なデータを再生することができる。
The decoder 31 shown in FIG. 2 includes a 10/9 conversion circuit 3 that converts 10-bit NRZl data into 9-bit NRZ data.
2, and an error correction processing circuit 33 that performs error correction processing on the converted 9-bit data to produce 8-bit data. 8 10-bit NRZ I read from recording media, etc.
The data is transferred to the D flip flow circuit 34 and
NRZ encoding circuit 3 consisting of a sive-or gate circuit 35
6, the data is converted into 10-bit NRZ data. next,
It is converted into parallel data by the serial/parallel conversion circuit 37,
After being converted into 9-bit data in a conversion ROM 38 containing a subsequent conversion table, it is latched into a D flip-flop circuit 39 for latching and sent to an error correction processing circuit 33. The error correction processing circuit 33 collects the parity data distributed in I-bit units at the end of the 9-bit data, and generates a total of 32 bits of parity data PO~
Error correction processing is performed using P3, and errors are corrected for up to two symbols. In addition, in the magnetic recording and reproducing system,
NRZI data can be reproduced using a partial response method, and even if sign inversion occurs in the read data, accurate data can be reproduced.

なお、上記実施例では、誤り訂正処理回路!2において
生成するリードソロモン符号の全長を8の4倍としたが
、この4を含め整数kを用いるならば、(9に、8k)
のリードソロモン符号を生成することで、8に個の8ビ
ットデータに、k個のパリティデータPO〜Pk−1を
1ビツトずつ分散結合し、過不足なく9ビットデータと
する。ことができる。
In the above embodiment, the error correction processing circuit! The total length of the Reed-Solomon code generated in 2 is set to 4 times 8, but if an integer k including 4 is used, (9, 8k)
By generating the Reed-Solomon code, the k parity data PO to Pk-1 are distributively combined bit by bit to the eight 8-bit data to form 9-bit data with just the right amount. be able to.

[発明の効果] 以上説明したように、この発明は、1ブロツクに集約化
した8の整数倍個の8ビットデータに対し、9の前記整
数倍の全長をもつリードソロモン符号を生成し、得られ
たパリティデータを各8ビットデータの末尾に1ビツト
ずつ配分して9ビットデータとし、次にこれらの9ビッ
トデータを、NRZI符号化したときのデータ個々の直
流バランスを示すDSVが零の10ビット平衡符号かD
SVが正の10ビット不平衡符号に変換する主変換テー
ブルか、又は10ビット平衡符号かDSVが負の10ビ
ット不平衡符号に変換する副交換テーブルのいずれかを
、変換のっど更新されるDSV積算値が零に収束するよ
う選択しつつ、10ビットデータに符号変換し、最後に
NRZI符号化することにより、符号変換処理に誤り訂
正処理を織り交ぜ、8ビットデータを誤り訂正機能とD
Cフリー特性をもちRLLC則を満たす1oビツトNR
ZIデータに変換することができ、符号変換処理に誤り
訂正処理を複合させた分、符号変換処理とは別個に施さ
れる誤り訂正処理の訂正能力負担を軽減することができ
、また9/10符号変換では、変換データの直流成分を
±4以内に抑え、しかも最大符号反転間隔を、ビット間
隔の9.6倍に押さえることができ、これにより記録最
高周波数の抑制が可能であり、また512個のアドレス
をもつ変換ROM内に主副一対の変換テーブルを格納し
、テーブル選択回路を付加することで、RLLC則を満
たす10ビットデータが得られるので、小規模ROMの
特徴を活かしたPLA化と回路全体の構成の簡単化を図
ることができ、さらにDPCM(差分パルスコード符号
変調)方式との併用では、出現頻度の高い8ビツト差分
データはどDSVが零の10ビットデータに変換される
ので、常用域での変換データの直流成分を可及的に抑制
することができ、さらに例えば磁気記録再生系において
は、NRZIデータは、パーシャルレスポンス方式によ
る再生が可能であり、仮に読み取りデータが符号反転し
ていても、正確なデータが再生できる等の優れた効果を
奏する。
[Effects of the Invention] As explained above, the present invention generates a Reed-Solomon code having a total length of an integer multiple of 9 for 8-bit data that is an integer multiple of 8 that is aggregated into one block, and The resulting parity data is allocated one bit to the end of each 8-bit data to make 9-bit data, and then these 9-bit data are encoded into 10-bit data whose DSV, which indicates the DC balance of each data, is zero when NRZI encoded. Bit-balanced code or D
Either the main conversion table that converts SV to a positive 10-bit unbalanced code or the secondary conversion table that converts a 10-bit balanced code or DSV to a negative 10-bit unbalanced code is updated every time the conversion is performed. By selecting so that the DSV integrated value converges to zero, converting the code to 10-bit data, and finally performing NRZI encoding, error correction processing is interwoven with the code conversion process, and the 8-bit data is converted into an error correction function and D
1o bit NR that has C-free characteristics and satisfies the RLLC law
Since it can be converted to ZI data and error correction processing is combined with code conversion processing, it is possible to reduce the correction capacity burden of error correction processing that is performed separately from code conversion processing. In code conversion, the DC component of converted data can be suppressed to within ±4, and the maximum code inversion interval can be suppressed to 9.6 times the bit interval. By storing a pair of main and sub conversion tables in a conversion ROM with 2 addresses and adding a table selection circuit, 10-bit data that satisfies the RLLC rule can be obtained. In addition, when used in conjunction with the DPCM (Differential Pulse Code Modulation) method, frequently occurring 8-bit differential data is converted to 10-bit data with zero DSV. Therefore, it is possible to suppress the DC component of the converted data in the normal use range as much as possible.Furthermore, for example, in a magnetic recording and reproducing system, NRZI data can be reproduced using the partial response method, and even if the read data is encoded Excellent effects such as accurate data reproduction can be achieved even when the data is reversed.

【図面の簡単な説明】[Brief explanation of drawings]

第1.2図は、この発明の8/10符号変換方式を適用
した8/10符号器及び復号器の各−実施例を示す回路
構成図、第3図ないし第18図は、いずれも第1図に示
した9/10符号器の符号変換に用いる主副一対の変換
テーブルを示す図、第19図は、従来の8/I4符号器
の一例を示す回路構成図である。 11、、.8/10符号器、12...誤り訂正処理回
路、13.、.9/10変換回路、14゜、変換ROM
、17.、、テーブル選択回路。 31、、、復号器、32.、.10/9変換回路。 33、、、誤り訂正処理回路。
Fig. 1.2 is a circuit configuration diagram showing each embodiment of an 8/10 encoder and decoder to which the 8/10 code conversion method of the present invention is applied, and Figs. FIG. 19 is a circuit configuration diagram showing an example of a conventional 8/I4 encoder. 11,... 8/10 encoder, 12. .. .. Error correction processing circuit, 13. ,.. 9/10 conversion circuit, 14°, conversion ROM
, 17. ,,Table selection circuit. 31., decoder, 32. ,.. 10/9 conversion circuit. 33. Error correction processing circuit.

Claims (1)

【特許請求の範囲】[Claims] 8ビットデータを10ビットデータに符号変換する8/
10符号変換方式であって、1ブロックに集約化した8
の整数倍個の8ビットデータに対し、9の前記整数倍の
全長をもつリードソロモン符号を生成し、得られたパリ
テイデータを各8ビットデータの末尾に1ビットずつ配
分して9ビットデータとし、次に当該9ビットデータを
、NRZI符号化したときにデータ個々の直流バランス
を示すDSVが零の10ビット平衡符号かDSVが正の
10ビット不平衡符号に変換する主変換テーブルか、又
は10ビット平衡符号かDSVが負の10ビット不平衡
符号に変換する副変換テーブルのいずれかを、変換のつ
ど更新されるDSV積算値が零に収束するよう選択しつ
つ、10ビットデータに符号変換し、さらに符号変換に
より得られた10ビットデータをNRZI符号化するこ
とを特徴とする8/10符号変換方式。
Converting 8-bit data to 10-bit data 8/
10 code conversion methods, 8 that are aggregated into one block
For 8-bit data that is an integer multiple of , a Reed-Solomon code with a total length that is an integer multiple of 9 is generated, and the resulting parity data is distributed one bit at the end of each 8-bit data to generate 9-bit data. and then converts the 9-bit data into a 10-bit balanced code with a zero DSV indicating the DC balance of each data item or a 10-bit unbalanced code with a positive DSV when the 9-bit data is NRZI encoded, or Code conversion to 10-bit data while selecting either a sub-conversion table that converts to a 10-bit balanced code or a 10-bit unbalanced code with negative DSV so that the DSV integrated value updated each time converges to zero. The 8/10 code conversion method is characterized in that the 10-bit data obtained by the code conversion is further NRZI encoded.
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