JPH02276273A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
本発明は、半導体集積回路装置に関し、特に高出力耐圧
、高出力電流を通常の相補型ＭＯ５集積回路製造プロセ
スで実現可能で、またＭＰＵ （マイクロプロセッサユ
ニット） 、ＭＣＵ （マイクロコントローラユニット
）等の一般ＩＣで使用されている５ Ｖ （ＶＣＣ）の
ｆ［源の出力で高電圧（ＶＤＤ）駆動（Ｄ回路をドライ
ブする半導体集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application J] The present invention relates to a semiconductor integrated circuit device, and in particular to a semiconductor integrated circuit device that can achieve high output withstand voltage and high output current with a normal complementary MO5 integrated circuit manufacturing process, and that can also be used in an MPU ( This invention relates to a semiconductor integrated circuit device that drives a high voltage (VDD) drive (D circuit) with the output of a 5 V (VCC) f[ source used in general ICs such as microprocessor units (microprocessor units) and MCUs (microcontroller units).
第４図は、消費電力を少なくしながら高出力耐圧、高出
力電流が必要でかつ出力電圧を変化させたいときに従来
使用していた半導体集積回路装置で、複数段の相補型Ｍ
ＯＳトランジスタに出力トランジスタとしてバイポーラ
トランジスタを用いた、いわゆるＢｉ−ＣＭＯ５で構成
した半導体集積回路装置である。Figure 4 shows a semiconductor integrated circuit device conventionally used when high output withstand voltage and high output current is required while reducing power consumption, and when it is desired to change the output voltage.
This is a semiconductor integrated circuit device constructed of so-called Bi-CMO5, in which a bipolar transistor is used as an output transistor for an OS transistor.
この図において、（１）は入力端子であり、相補型ＭＯ
Ｓトランジスタのゲート部分に接続されている。In this figure, (1) is an input terminal, which is a complementary MO
Connected to the gate portion of the S transistor.
（２）はＰチャネルＭＯＳ トランジスタ（３）とＮチ
ャネルＭＯＳ トランジスタ（４）とから構成さｎる複
数段の相補型ＭＯＳトランジスタで、（６） 、 ｔａ
）はそれぞれ最終段のＰチャネルＭＯＳトランジスタ、
ＮチャネルＭＯＳトランジスタである。（７）は出力電
圧変化用電源である。（１３ｂ）は最終段の相補型ＭＯ
Ｓトランジスタに応動するバイポーラトランジスタでエ
ミッタ部分はＧＮＤ Ｗ位αｌこ、コレクタ部分は出力
端子Ｃ１４１に接続している。（７）は１！流制限抵抗
である。（１８は発光素子ダイオード（ＬＥＤ ）で、
そのアノードは出力電圧変化用１！源（７）の（＋）側
に、カソードは電流制限抵抗Ｑ５１こ接続している。(2) is a multi-stage complementary MOS transistor consisting of a P-channel MOS transistor (3) and an N-channel MOS transistor (4), (6), ta
) are the final stage P-channel MOS transistors,
It is an N-channel MOS transistor. (7) is a power supply for changing the output voltage. (13b) is the final stage complementary MO
It is a bipolar transistor that responds to the S transistor, and its emitter part is connected to GNDW level αl, and its collector part is connected to the output terminal C141. (7) is 1! It is a flow-limiting resistance. (18 is a light emitting diode (LED),
Its anode is for changing the output voltage 1! The cathode is connected to the (+) side of the source (7) through a current limiting resistor Q51.
次にこの半導体集積回路の動作について説明する。複数
段の相補型ＭＯＳトランジスタ（２）は、相補型ＨＯＳ
トランジスタ構造のため、高出力電流がとれない。この
ため、出力トランジスタとしてバイポーラトランジスタ
（１３ｂ）を用い出力電圧変化用電源（７１ｔζより高
出力電流を得ている。その動作は、複数段の相補型ＭＯ
Ｓトランジスタ（２）の出力がゝＨ′のとき、バイポー
ラトランジスタ（１３ｂ）はベース・エミッタ間にＯＮ
するのに十分な電圧が発生しＯＮする。これにより出力
電圧変化用［源（７）ｉこより出力ｗ！を流が流れＬＥ
Ｄ Ｃ１１ｌ）は点灯する。これに対し、複数段の相補
型ＭＯＳトランジスタ（２）の出力がＬ′のとき、バイ
ポーラトランジスタ（１３ｂ）は０ＦＦＬＬＥＤＱｅは
点灯しない。Next, the operation of this semiconductor integrated circuit will be explained. The multiple stages of complementary MOS transistors (2) are complementary HOS
Due to the transistor structure, high output current cannot be obtained. Therefore, a bipolar transistor (13b) is used as the output transistor to obtain a high output current from the output voltage changing power supply (71tζ).
When the output of the S transistor (2) is H', the bipolar transistor (13b) is turned on between the base and emitter.
Sufficient voltage is generated and turns on. This allows the output voltage to change [output w from source (7) i! The flow is the flow LE
DC11l) lights up. On the other hand, when the output of the multiple stages of complementary MOS transistors (2) is L', the bipolar transistor (13b) does not light up 0FFLLEDQe.
前記従来の半導体集積回路装置は、第４図のようなりｉ
−ＣＭＯ８構成であるため、その構造が複雑で生産コス
トが高くつくという問題点がある。The conventional semiconductor integrated circuit device is as shown in FIG.
- Since it is a CMO8 configuration, there is a problem that the structure is complicated and the production cost is high.
しかし、通常のＣＭＯＳプロセスの複数段の相補型ＭＯ
Ｓトランジスタ＋２１では高出力電流が期待できず、ま
た耐圧を高くすると電流ゲインが低くなり出力電流が取
れなくなる。However, the multi-stage complementary MO in the normal CMOS process
A high output current cannot be expected with the S transistor +21, and if the withstand voltage is increased, the current gain becomes low and an output current cannot be obtained.
本発明は、以上のような問題点を解決するためになされ
たもので、
・通常のＣＭＯＳプロセスで高出力電流が得られる。The present invention was made to solve the above-mentioned problems. - A high output current can be obtained with a normal CMOS process.
・さまざまな入力レベルで高耐圧回路を駆動できる。- Can drive high voltage circuits at various input levels.
ことを特徴とする半導体集積回路装置を提供することを
目的とする。An object of the present invention is to provide a semiconductor integrated circuit device characterized by the following.
本発明に係る半導体集積回路装置は、複数段の相補型ｘ
＋Ｏ５トランジスタにおいて、出力電圧変化用電源によ
りＰチャネルＭＯＳトランジスタのバルク部分にバック
ゲートバイアスを印加した相補型ＭＯＳトランジスタと
その相補型ＭＯＳトラジスタの電源ＶＣＣ系の出力をＶ
ＤＤ系にレベル変換する回路と、基板をコレクタ、ウェ
ルをベース、ウェル内に形成した拡散層をエミッタとし
た縦型ｎｐｎ トランジスタとそれに直列に接続したＮ
チャネルＭＯＳトランジスタとを設けたものである。The semiconductor integrated circuit device according to the present invention has multiple stages of complementary x
In the +O5 transistor, the output voltage of the complementary MOS transistor and its complementary MOS transistor power supply VCC system is set to V
A circuit that converts the level to the DD system, a vertical NPN transistor with the substrate as the collector, the well as the base, and the diffusion layer formed in the well as the emitter, and the NPN transistor connected in series with it.
A channel MOS transistor is provided.
本発明によれば、出力トランジスタとして縦型ｎｐｎ（
ｐｎｐ） トランジスタを用いることで通常のＣＭＯＳ
プロセスで高出力電流が得られる。また出力電圧変化用
電源によりＰチャネルＭＯＳトランジスタのバルク部分
にバックゲートバイアスを印加しそのＶＣＣ系の出力を
ＶＤＤ系にレベル変換することでさまざまな入力レベル
で高耐圧が可能である。According to the present invention, a vertical npn (
pnp) By using transistors, normal CMOS
High output current can be obtained in the process. Further, by applying a back gate bias to the bulk portion of the P-channel MOS transistor using a power supply for changing the output voltage and converting the level of the output from the VCC system to the VDD system, high breakdown voltage is possible at various input levels.
本発明に係る半導体集積回路装置の一実施例を第１図に
示す。この図−ζおいて、（１）は入力端子でありＰチ
ャネルＭＯＳ トランジスタ（８）とＮチャネルＭＯＳ
トランジスタ（９）で構成される相補型ＭＯＳトランジ
スタのゲート部分に接続している。（７）は出力変化用
ｆｆ［でＰチャネルＭＯＳ トランジスタ（８ンのバッ
クゲートバイアス及び複数段の相補型ＭＯＳトランジス
タ（２）の電源ＶＤＤに使用している。辿は電源ＶＣＣ
系の出力をＶｐｐ系にレベル変換する回路である。四は
ＮチャネルＭＯＳトランジスタでそのソース部分はＧＮ
Ｄ ｌＥ位ａηに、そのドレイン部分は出力端子ａ◆に
接続している。（１３１）は第２図の断面構造図に示す
ように、基板をコレクタ、ウェルをベース、ウェル内Ｃ
ζ形成したｎ拡散層をエミッタとした縦型ｎｐｎ トラ
ンジスタで、そのコレクタは出力電圧変化用電源（７）
の（→側に、エミッタは出力端子ａ勾に接続している。An embodiment of a semiconductor integrated circuit device according to the present invention is shown in FIG. In this figure-ζ, (1) is the input terminal, which is a P-channel MOS transistor (8) and an N-channel MOS transistor.
It is connected to the gate portion of a complementary MOS transistor constituted by transistor (9). (7) is the output change ff[, which is used for the back gate bias of the P-channel MOS transistor (8) and the power supply VDD of the multiple stages of complementary MOS transistors (2).The trace is the power supply VCC
This is a circuit that converts the level of the output of the system to the Vpp system. 4 is an N-channel MOS transistor whose source part is GN
D1E level aη, its drain portion is connected to the output terminal a◆. (131) has a substrate as a collector, a well as a base, and a C in the well as shown in the cross-sectional structure diagram in Figure 2.
It is a vertical npn transistor with the n-diffusion layer formed as the emitter, and its collector is the power supply for changing the output voltage (7)
On the (→ side), the emitter is connected to the output terminal a.
（ト）は電流制限抵抗、Ｑｆｔはアノード側を電流制限
抵抗四に接続したＬＥＤで、ともに出力端子Ｃ１４１と
ＧＮＤ ｉ位動に設けている。(g) is a current limiting resistor, Qft is an LED whose anode side is connected to current limiting resistor 4, and both are provided at the output terminal C141 and GND i position.
次１ここの一実施例の動作について説明する。この半導
体集積口面装置は、通常のＣＭＯＳプロセスでの寄生ｎ
ｐｎ トランジスタ（１３ａ）を出力トランジスタとし
ているため、その構造はＢｉ−ＣＭＯ５ｍＫの従来の半
導体集積回路装置にくらべ簡単である。Next, the operation of this embodiment will be explained. This semiconductor integrated device has parasitic n in the normal CMOS process.
Since the pn transistor (13a) is used as an output transistor, its structure is simpler than that of a conventional Bi-CMO 5mK semiconductor integrated circuit device.
また、出力電圧変化用電源（７）によりＰチャネルＭＯ
Ｓトランジスタ（８）のバルク部分にバックゲートバイ
アスを印加することで、ＰチャネルＭＯＳトランジスタ
（８）の０Ｎｆｆ、圧を高くし回路スレッショルドを低
くして入力レベルをコントロール（たとえば”ＩＴＬレ
ベル）しており、さらにＰチャネルＭＯＳトランジスタ
（８）とＮチャネルＭＯＳトランジスタ（９）で構成さ
れる相補型ＭＯＳトランジスタの電源ＶＣＣ（たとえば
５Ｖ）系をＶＤＤ（たとえば２０ｖ）系にレベル変換す
ることで、さまざまな入力レベル（電源ＶＣＣ ）で高
耐圧（ＶＤＤ系）の回路を駆動している。複数段の相補
型ＭＯＳトランジスタ（２）の出力がＨのとき、縦型ｎ
ｐｎ トランジスタ（１３ａ）はＯＮｔ、、Ｎチャネル
ＭＯ８）ランジスタ四はＯＦＦする。従って、出力端子
側に出力電圧変化用電源（７）による電流が流れＬＥＤ
（ｌｆｔは点灯する。複数段の相補型ＭＯＳトランジ
スタ１２）の出力がＬ のとき、縦型ｎｐｎ トランジ
スタ（ｔａａ）はＯＦＦ ｔ、、ＮチャネルＭＯＳトラ
ンジスタ曹はＯＮする。従って出力端子ａ◆薔こ電流は
流れずＬＥＤ （ｌｉ９は点灯しない。In addition, the output voltage changing power supply (7) allows P-channel MO
By applying a back gate bias to the bulk part of the S transistor (8), the 0Nff voltage of the P channel MOS transistor (8) is increased, the circuit threshold is lowered, and the input level is controlled (for example, "ITL level"). Furthermore, by level converting the power supply VCC (e.g. 5V) system of the complementary MOS transistors consisting of the P-channel MOS transistor (8) and the N-channel MOS transistor (9) to the VDD (e.g. 20V) system, various The input level (power supply VCC) drives a high voltage (VDD system) circuit.When the output of the multiple stages of complementary MOS transistors (2) is H, the vertical n
The pn transistor (13a) is turned ON, and the N-channel MO8) transistor 4 is turned OFF. Therefore, current from the output voltage changing power supply (7) flows to the output terminal side and the LED
(lft is lit. When the output of the multi-stage complementary MOS transistor 12) is L, the vertical npn transistor (taa) is turned off, and the N-channel MOS transistor is turned on. Therefore, no current flows through the output terminal a◆ and the LED (li9) does not light up.
なお、上記一実施例では、出力トランジスタとして縦型
ｎｐｎ トランジスタ（１３ａ）を用いたが、ｐｎｐ
トランジスタであってもよく、この場合、第３図に示す
回路構成図が考えられ、同様の効果が得られる。In the above embodiment, a vertical npn transistor (13a) was used as the output transistor, but a pnp
A transistor may also be used. In this case, the circuit configuration diagram shown in FIG. 3 can be considered, and the same effect can be obtained.
本発明によれば、通常のＣＭＯＳプロセスでの寄生の縦
型トランジスタを出力トランジスタとすることで生産コ
ストが安くなる。また出力電圧変化用電源によりＰチャ
ネルＭＯＳトランジスタのバルク部分をこバックゲート
バイアスを印加し、電源ＶＣＣ系の出力をＶＤＤ系にレ
ベル変換することで、さまざまな入力レベル（電源ＶＣ
Ｃ系）で高耐圧（ＶＤＤ系）の回路を駆動できる。特に
、ＭＰＶ （マイクロプロセッサユニット’） 、ＭＣ
Ｖ （マイクロコントロールユニット）等、一般に使用
されている５ Ｖ （ＶＣＣ）系での使用が可能である
。According to the present invention, production costs are reduced by using a parasitic vertical transistor in a normal CMOS process as an output transistor. In addition, by applying a back gate bias to the bulk part of the P-channel MOS transistor using the output voltage changing power supply and level converting the output of the power supply VCC system to the VDD system, various input levels (power supply VC
C system) can drive high voltage withstand voltage (VDD system) circuits. In particular, MPV (microprocessor unit'), MC
It can be used with commonly used 5 V (VCC) systems such as V (micro control unit).
第１図は、本発明に係る半導体集積回路装置の一実施例
を示す回路構成図である。第２図は第１図の縦型ｎｐｎ
トランジスタの断面構造図である。
第３図は本発明に係る他の実施例を示す回路構成図であ
る。第４図は従来のＢ ｉ−ＣＭＯ８構成の半導体集積
回路装置を示す回路構成図である。
図において、（２）は複数段の相補型ＭＯ５トランジス
タ、（７）は出力９圧変化用電源、（８）はバルク部分
にバックゲートバイアスを印加したＰチャネルＭＯＳト
ランジスタ、Ｃ１，）は電源ＶＣＣ系の出力をＶＤＤ系
にレベル変換する回路、（１３ａ）は縦型ｎｐｎ トラ
ンジスタである。
なお、各図中の同一符号は同一または同一部分を示す。FIG. 1 is a circuit configuration diagram showing an embodiment of a semiconductor integrated circuit device according to the present invention. Figure 2 shows the vertical type npn shown in Figure 1.
FIG. 2 is a cross-sectional structural diagram of a transistor. FIG. 3 is a circuit configuration diagram showing another embodiment according to the present invention. FIG. 4 is a circuit configuration diagram showing a conventional B i-CMO8 configuration semiconductor integrated circuit device. In the figure, (2) is a multi-stage complementary MO5 transistor, (7) is a power supply for changing output voltage 9, (8) is a P-channel MOS transistor with back gate bias applied to the bulk part, and C1,) is a power supply VCC. A circuit (13a) for level converting the output of the system to the VDD system is a vertical npn transistor. Note that the same reference numerals in each figure indicate the same or the same parts.
Claims (1)
ンジスタで構成した複数段の相補型ＭＯＳトランジスタ
において、その電源Ｖ＿Ｄ＿ＤとＧＮＤ電位間に接続し
た出力電圧変化用電源と、 前記複数段の相補型ＭＯＳトランジスタの入力側に設け
られ、前記出力電圧変化用電源をバックゲートバイアス
としてバルク部分に印加すると共にそのソースを電源Ｖ
＿Ｃ＿Ｃに接続したＰチャネルＭＯＳトランジスタを含
む相補型ＭＯＳトランジスタと、前記入力側に設けた相
補型ＭＯＳトランジスタの電源Ｖ＿Ｃ＿Ｃ系の出力を電
源Ｖ＿Ｄ＿Ｄ系にレベル変換する回路と、 基板をコレクタ、ウェルをベース、ウェル内に形成した
拡散層をエミッタとした縦型バイポーラトランジスタの
ベースに前記複数段の相補型ＭＯＳトランジスタの出力
を接続し、さらに縦型バイポーラトランジスタのエミッ
タとＭＯＳトランジスタを電源Ｖ＿Ｄ＿ＤとＧＮＤ間に
直列に接続し、縦型バイポーラトランジスタとＭＯＳト
ランジスタの接続点を出力としたことを特徴とする半導
体集積回路装置。[Scope of Claims] In a plurality of stages of complementary MOS transistors composed of a P-channel MOS transistor and an N-channel MOS transistor, an output voltage changing power supply connected between the power supply V_D_D and a GND potential, and a complementary type of the plurality of stages. It is provided on the input side of the MOS transistor, and the power supply for changing the output voltage is applied to the bulk part as a back gate bias, and its source is connected to the power supply V.
A complementary MOS transistor including a P-channel MOS transistor connected to _C_C, a circuit that converts the level of the output of the power supply V_C_C system of the complementary MOS transistor provided on the input side to the power supply V_D_D system, and the substrate is the collector and the well is the base. , the outputs of the multiple stages of complementary MOS transistors are connected to the base of a vertical bipolar transistor whose emitter is a diffusion layer formed in the well, and the emitter of the vertical bipolar transistor and the MOS transistor are connected between the power supply V_D_D and GND. A semiconductor integrated circuit device characterized in that a vertical bipolar transistor and a MOS transistor are connected in series and the connection point between a vertical bipolar transistor and a MOS transistor is used as an output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098144A JP2626045B2 (en) | 1989-04-17 | 1989-04-17 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1098144A JP2626045B2 (en) | 1989-04-17 | 1989-04-17 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02276273A true JPH02276273A (en) | 1990-11-13 |
| JP2626045B2 JP2626045B2 (en) | 1997-07-02 |
Family
ID=14212008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1098144A Expired - Lifetime JP2626045B2 (en) | 1989-04-17 | 1989-04-17 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626045B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011518479A (en) * | 2008-03-27 | 2011-06-23 | アギア システムズ インコーポレーテッド | High voltage tolerant input / output interface circuit |
| JP2014014140A (en) * | 2013-09-02 | 2014-01-23 | Agere Systems Inc | High-voltage-tolerant input/output interface circuit |
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| JPS5387187A (en) * | 1977-01-12 | 1978-08-01 | Hitachi Ltd | Semiconductor driving circuit |
| JPS629225A (en) * | 1985-07-05 | 1987-01-17 | Sharp Corp | Storage device |
-
1989
- 1989-04-17 JP JP1098144A patent/JP2626045B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2626045B2 (en) | 1997-07-02 |
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