JP2003108242A - Regulator circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、レギュレータ回路
に関し、特にスタンバイ電流を低減させたレギュレータ
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a regulator circuit, and more particularly to a regulator circuit with reduced standby current.
【０００２】[0002]
【従来の技術】図６は従来のレギュレータ回路の構成例
を示す。トランジスタは全てバイポーラタイプである。
入力電圧端BINには電圧源VAから電圧供給されている。
入力電圧端BINにはPNPトランジスタQ3のエミッタと抵抗
R1が接続されている。抵抗R1の他端は、一端が接地され
たダイオードD1〜D3の直列回路の他端に繋がっている。
また、抵抗R1の他端はNPNトランジスタQ2のベースにも
繋がっている。トランジスタQ3のコレクタは電圧出力端
Vccに接続されている。またトランジスタQ3のベースは
トランジスタQ2のコレクタと接続している。電圧出力端
Vccは容量C1で接地されると共に、抵抗R2とR3の直列回
路で接地されている。抵抗R2とR3の接続点はコンパレー
タ１０２の反転入力に接続されている。非反転入力には
バンドギャップ電圧Vbgが入力されている。コンパレー
タ１０２の出力は、エミッタ接地トランジスタＱ１のベ
ースに繋がっており、そのコレクタはトランジスタQ2の
エミッタと接続されている。2. Description of the Related Art FIG. 6 shows a configuration example of a conventional regulator circuit. All transistors are bipolar type.
The voltage VA is supplied to the input voltage terminal BIN.
At the input voltage BIN, the emitter and resistance of PNP transistor Q3
R1 is connected. The other end of the resistor R1 is connected to the other end of the series circuit of the diodes D1 to D3 whose one end is grounded.
The other end of the resistor R1 is also connected to the base of the NPN transistor Q2. The collector of transistor Q3 is the voltage output terminal
Connected to Vcc. The base of the transistor Q3 is connected to the collector of the transistor Q2. Voltage output terminal
Vcc is grounded by the capacitance C1 and is also grounded by the series circuit of the resistors R2 and R3. The connection point between the resistors R2 and R3 is connected to the inverting input of the comparator 102. The bandgap voltage Vbg is input to the non-inverting input. The output of the comparator 102 is connected to the base of the grounded-emitter transistor Q1, and its collector is connected to the emitter of the transistor Q2.
【０００３】図６に示した従来のレギュレータ回路の動
作を説明する。バッテリー入力端子ＢＩＮには電源電圧
ＶＡが接続されている。初期状態において電圧出力Ｖｃ
ｃは０Ｖである。電圧出力Ｖｃｃは分圧抵抗Ｒ２，Ｒ３
で分圧され分圧電圧Ｖｓを得る。コンパレータ１０２は
分圧電圧Vsとバンドギャップ電圧Vbgを比較する。初期
状態においては分圧電圧Vsよりバンドギャップ電圧Vbg
が高いので、コンパレータ１０２の出力電圧は上昇す
る。この結果、トランジスタQ1のベース電圧が高くな
り、コレクタ電流は増加する。このトランジスタQ1のコ
レクタ電流はトランジスタQ2のエミッタとコレクタを介
してトランジスタQ3のベース電流となる。その結果、ト
ランジスタQ3のコレクタ電流が増加し、出力電圧Vccが
上昇する。The operation of the conventional regulator circuit shown in FIG. 6 will be described. The power supply voltage VA is connected to the battery input terminal BIN. Voltage output Vc in the initial state
c is 0V. The voltage output Vcc is the voltage dividing resistors R2 and R3
Is divided by to obtain a divided voltage Vs. The comparator 102 compares the divided voltage Vs with the bandgap voltage Vbg. In the initial state, the bandgap voltage Vbg is
Is high, the output voltage of the comparator 102 increases. As a result, the base voltage of the transistor Q1 increases and the collector current increases. The collector current of the transistor Q1 becomes the base current of the transistor Q3 via the emitter and collector of the transistor Q2. As a result, the collector current of the transistor Q3 increases and the output voltage Vcc increases.
【０００４】出力電圧Vccの上昇が続き、その分圧電圧V
sがバンドギャップ電圧Vbgより高くなると、コンパレー
タ１０２の出力は反転し下降する。この結果、トランジ
スタQ1のコレクタ電流は減少し、トランジスタQ3のコレ
クタ電流が減少し、出力電圧Vccの上昇が止まる。この
結果、出力電圧Vccは分圧電圧Vsとバンドギャップ電圧V
bgが等しくなったところで安定する。基準電圧としてい
るバンドギャップ電圧Vbgは非常に安定した電圧である
ので、出力電圧Vccも同様に安定した電圧となる。The output voltage Vcc continues to rise, and the divided voltage V
When s becomes higher than the bandgap voltage Vbg, the output of the comparator 102 is inverted and drops. As a result, the collector current of the transistor Q1 decreases, the collector current of the transistor Q3 decreases, and the output voltage Vcc stops increasing. As a result, the output voltage Vcc is divided into the divided voltage Vs and the bandgap voltage V
Stabilizes when bg becomes equal. Since the bandgap voltage Vbg used as the reference voltage is a very stable voltage, the output voltage Vcc is also a stable voltage.
【０００５】[0005]
【発明が解決しようとする課題】近年、車載用のレギュ
レータ回路等への要求として低スタンバイ電流化が強く
求められるようになってきた。これは、車載される電装
ユニット数等の増加により、長期間放置した場合にバッ
テリー上がりが生じやすくなってきているためである。In recent years, there has been a strong demand for low standby current as a demand for regulator circuits for vehicles. This is because, due to the increase in the number of electrical units mounted on the vehicle, the battery is likely to run out when left for a long period of time.
【０００６】図６に示した従来回路では、出力トランジ
スタＱ３のコレクタ最大出力電流時のベース電流Ｉｂ３
およびトランジスタＱ２のベース電流Ｉｂ２に合わせ
て、コンパレータ１０２の出力電流Ｉｂ１とバイアス回
路の電流を設定しなければならない。通常、出力トラン
ジスタＱ３のコレクタ最大出力電流は１００ｍＡ以上必
要であるので、各トランジスタＱ１〜Ｑ３の電流増幅率
β＝１００とすると、Ｉｂ３は１ｍＡ以上となり、Ｉｂ
２，Ｉｂ３は１０μＡ以上必要となる。従って、コンパ
レータ１０２の出力電流とバイアス回路電流を１０μＡ
以上、例えば２０μＡの電流を流さなければならない。
この値は一見小さいようだが合わせて４０μＡ以上の電
流を消費することになる。このように、図６に示した従
来のレギュレータ回路では低スタンバイ電流化が不充分
であるという問題が有った。In the conventional circuit shown in FIG. 6, the base current Ib3 at the maximum output current of the collector of the output transistor Q3.
Also, the output current Ib1 of the comparator 102 and the current of the bias circuit must be set in accordance with the base current Ib2 of the transistor Q2. Normally, the collector maximum output current of the output transistor Q3 is required to be 100 mA or more. Therefore, assuming that the current amplification factor β of each of the transistors Q1 to Q3 is 100, Ib3 is 1 mA or more, and
2, Ib3 is required to be 10 μA or more. Therefore, the output current of the comparator 102 and the bias circuit current are set to 10 μA.
Above, for example, a current of 20 μA has to be passed.
This value seems to be small at first glance, but a total of 40 μA or more of current is consumed. As described above, the conventional regulator circuit shown in FIG. 6 has a problem that the reduction of the standby current is insufficient.
【０００７】[0007]
【課題を解決するための手段】本発明は、上記課題を解
決するためになされたものであり、その第１の特徴は
（イ）電圧入力端子と、（ロ）電圧出力端子と、（ハ）
エミッタが前記電圧入力端子に接続され、コレクタが前
記電圧出力端子に接続された第１のバイポーラトランジ
スタと、（ニ）第１の抵抗と第２の抵抗とからなり、一
端が前記第１のバイポーラトランジスタのコレクタと前
記電圧出力端子とを接続する電流経路に接続され、他端
が接地された分圧回路と、（ホ）反転入力端子が前記第
１の抵抗と前記第２の抵抗とを接続する電流経路に接続
され、非反転入力端子が基準電圧源に接続された差動回
路と、（ヘ）エミッタが接地され、ベースが前記差動回
路の出力端子に接続された第２のバイポーラトランジス
タと、（ト）ソースが前記第２のバイポーラトランジス
タのコレクタに接続され、ドレインが前記第１のバイポ
ーラトランジスタのベースに接続されたＭＯＳトランジ
スタと、（チ）一端が前記電圧入力端子と前記第１のバ
イポーラトランジスタのエミッタとを接続する電流経路
に接続され、他端が前記ＭＯＳトランジスタのゲートに
接続された第３の抵抗と、（リ）少なくとも２つのダイ
オードからなり、アノード側が前記第３の抵抗と前記Ｍ
ＯＳトランジスタのゲートとを接続する電流経路に接続
され、カソード側が接地されたダイオード直列接続列
と、を備えることにある。The present invention has been made to solve the above problems, and a first feature thereof is (a) voltage input terminal, (b) voltage output terminal, and )
The first bipolar transistor has an emitter connected to the voltage input terminal and a collector connected to the voltage output terminal, and (d) a first resistor and a second resistor, one end of which is the first bipolar transistor. A voltage divider circuit connected to a current path connecting the collector of the transistor and the voltage output terminal and the other end of which is grounded, and (e) the inverting input terminal connects the first resistor and the second resistor. And a second bipolar transistor connected to the current path, the non-inverting input terminal of which is connected to the reference voltage source, and (f) the emitter of which is grounded, and the base of which is connected to the output terminal of the differential circuit. And (g) a MOS transistor whose source is connected to the collector of the second bipolar transistor and whose drain is connected to the base of the first bipolar transistor; Is connected to a current path connecting the voltage input terminal and the emitter of the first bipolar transistor, the other end of which is connected to a gate of the MOS transistor, and (i) at least two diodes And the anode side has the third resistance and the M
And a diode series connection string connected to a current path connecting to the gate of the OS transistor and having its cathode side grounded.
【０００８】また、本発明の第２の特徴は、（イ）電圧入
力端子と、（ロ）電圧出力端子と、（ハ）エミッタが前
記電圧入力端子に接続され、コレクタが前記電圧出力端
子に接続されたバイポーラトランジスタと、（ニ）第１
の抵抗と第２の抵抗とからなり、一端が前記バイポーラ
トランジスタのコレクタと前記電圧出力端子とを接続す
る電流経路に接続され、他端が接地された分圧回路と、
（ホ）反転入力端子が前記第１の抵抗と前記第２の抵抗
とを接続する電流経路に接続され、非反転入力端子が基
準電圧源に接続された差動回路と、（ヘ）ソースが接地
され、ゲートが前記差動回路の出力端子に接続された第
１のＭＯＳトランジスタと、（ト）ソースが前記第１の
ＭＯＳトランジスタのドレインに接続され、ドレインが
前記バイポーラトランジスタのベースに接続された第２
のＭＯＳトランジスタと、（チ）一端が前記電圧入力端
子と前記バイポーラトランジスタのエミッタとを接続す
る電流経路に接続され、他端が前記第２のＭＯＳトラン
ジスタのゲートに接続された第３の抵抗と、（リ）少な
くとも２つのダイオードからなり、アノード側が前記第
３の抵抗と前記第２のＭＯＳトランジスタのゲートとを
接続する電流経路に接続され、カソード側が接地された
ダイオード直列接続列と、を備えることにある。A second feature of the present invention is that (a) a voltage input terminal, (b) a voltage output terminal, and (c) an emitter are connected to the voltage input terminal, and a collector is connected to the voltage output terminal. A connected bipolar transistor, and (d) first
And a second resistor, one end of which is connected to a current path connecting the collector of the bipolar transistor and the voltage output terminal, and the other end of which is grounded,
(E) A differential circuit having an inverting input terminal connected to a current path connecting the first resistor and the second resistor, and a non-inverting input terminal connected to a reference voltage source, and (f) a source. A first MOS transistor, which is grounded and whose gate is connected to the output terminal of the differential circuit, and (g) the source is connected to the drain of the first MOS transistor, and the drain is connected to the base of the bipolar transistor. Second
And a third resistor whose one end is connected to a current path connecting the voltage input terminal and the emitter of the bipolar transistor, and the other end of which is connected to the gate of the second MOS transistor. And (b) a diode series connection column including at least two diodes, the anode side being connected to a current path connecting the third resistor and the gate of the second MOS transistor, and the cathode side being grounded. Especially.
【０００９】さらに、本発明の第３の特徴は、（イ）電
圧入力端子と、（ロ）電圧出力端子と、（ハ）エミッタ
が前記電圧入力端子に接続され、コレクタが前記電圧出
力端子に接続されたバイポーラトランジスタと、（ニ）
第１の抵抗と第２の抵抗とからなり、一端が前記バイポ
ーラトランジスタのコレクタと前記電圧出力端子とを接
続する電流経路に接続され、他端が接地された分圧回路
と、（ホ）反転入力端子が前記第１の抵抗と前記第２の
抵抗とを接続する電流経路に接続され、非反転入力端子
が基準電圧源に接続された差動回路と、（ヘ）ソースが
接地され、ゲートが前記差動回路の出力端子に接続さ
れ、ドレインが前記バイポーラトランジスタのベースに
接続されたＤＭＯＳ（二重拡散ＭＯＳ）トランジスタ
と、を備えることにある。A third feature of the present invention is that (a) a voltage input terminal, (b) a voltage output terminal and (c) an emitter are connected to the voltage input terminal, and a collector is connected to the voltage output terminal. Connected bipolar transistor, (d)
A voltage divider circuit comprising a first resistor and a second resistor, one end of which is connected to a current path connecting the collector of the bipolar transistor and the voltage output terminal and the other end of which is grounded; A differential circuit having an input terminal connected to a current path connecting the first resistor and the second resistor, a non-inverting input terminal connected to a reference voltage source, and (f) a source grounded and a gate Is connected to the output terminal of the differential circuit, and the drain is connected to the base of the bipolar transistor, and a DMOS (double diffused MOS) transistor is provided.
【００１０】[0010]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。なお、既に説明した構成要素と
同一の構成要素には同一の番号を付して説明を省略する
ことによって、説明が重複することを避ける。
（第１の実施の形態）図１は、本発明のレギュレータ回
路の第１の実施の形態を示した図である。図１に示すよ
うに、第１の実施の形態のレギュレータ回路は、（イ）
電圧入力端子ＢＩＮと、（ロ）電圧出力端子Ｖｃｃと、
（ハ）エミッタが電圧入力端子ＢＩＮに接続され、コレ
クタが電圧出力端子Ｖｃｃに接続されたバイポーラトラ
ンジスタＱ３と、（ニ）抵抗Ｒ２と抵抗Ｒ３とからな
り、一端がバイポーラトランジスタＱ３のコレクタと電
圧出力端子Ｖｃｃとを接続する電流経路に接続され、他
端が接地された分圧回路１０４と、（ホ）反転入力端子
が抵抗Ｒ２と抵抗Ｒ３とを接続する電流経路に接続さ
れ、非反転入力端子が基準電圧源（バンドギャップ電圧
Ｖｂｇ）に接続された差動回路（コンパレータ１０２）
と、（ヘ）エミッタが接地され、ベースがコンパレータ
１０２の出力端子に接続されたバイポーラトランジスタ
Ｑ１と、（ト）ソースがバイポーラトランジスタＱ１の
コレクタに接続され、ドレインがバイポーラトランジス
タＱ３のベースに接続されたＤＭＯＳトランジスタＭ１
と、（チ）一端が電圧入力端子ＢＩＮとバイポーラトラ
ンジスタＱ３のエミッタとを接続する電流経路に接続さ
れ、他端がＤＭＯＳトランジスタＭ１のゲートに接続さ
れた抵抗Ｒ１と、（リ）ダイオードＤ１〜Ｄ３からな
り、アノード側が抵抗Ｒ１とＤＭＯＳトランジスタＭ１
のゲートとを接続する電流経路に接続され、カソード側
が接地されたダイオード直列接続列と、を備える。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. The same components as those already described are designated by the same reference numerals and the description thereof will be omitted to avoid duplication of description. (First Embodiment) FIG. 1 is a diagram showing a first embodiment of a regulator circuit according to the present invention. As shown in FIG. 1, the regulator circuit according to the first embodiment has (a)
A voltage input terminal BIN, (b) a voltage output terminal Vcc,
(C) A bipolar transistor Q3 having an emitter connected to the voltage input terminal BIN and a collector connected to the voltage output terminal Vcc, and (d) a resistor R2 and a resistor R3, one end of which is the collector of the bipolar transistor Q3 and the voltage output. The voltage dividing circuit 104 connected to the current path connecting the terminal Vcc and the other end being grounded, and (e) the inverting input terminal is connected to the current path connecting the resistors R2 and R3, and the non-inverting input terminal Is connected to a reference voltage source (bandgap voltage Vbg) differential circuit (comparator 102)
(F) The emitter is grounded, the base is connected to the output terminal of the comparator 102, the bipolar transistor Q1, the source is connected to the collector of the bipolar transistor Q1, and the drain is connected to the base of the bipolar transistor Q3. DMOS transistor M1
And (h) one end is connected to the current path connecting the voltage input terminal BIN and the emitter of the bipolar transistor Q3, and the other end is connected to the gate of the DMOS transistor M1 and the resistor R1 and (re) diodes D1 to D3. And the anode side has a resistor R1 and a DMOS transistor M1.
And a diode series connection string having a cathode side grounded, which is connected to a current path connecting the gate of the diode.
【００１１】次に第１の実施の形態の動作について説明
する。バッテリー入力端子ＢＩＮには電源電圧ＶＡが接
続されている。初期状態において電圧出力Ｖｃｃは０Ｖ
である。電圧出力Ｖｃｃは分圧抵抗Ｒ２，Ｒ３で分圧さ
れ分圧電圧Ｖｓを得る。コンパレータ１０２は分圧電圧
Vsとバンドギャップ電圧Vbgを比較する。初期状態にお
いては分圧電圧Vsよりバンドギャップ電圧Vbgが高いの
で、コンパレータ１０２の出力電圧は上昇する。この結
果、バイポーラトランジスタQ1のベース電圧が高くな
り、コレクタ電流は増加する。このバイポーラトランジ
スタQ1のコレクタ電流はＤＭＯＳトランジスタＭ２のド
レインとソースを介してトランジスタQ3のベース電流と
なる。その結果、トランジスタQ3のコレクタ電流が増加
し、出力電圧Vccが上昇する。Next, the operation of the first embodiment will be described. The power supply voltage VA is connected to the battery input terminal BIN. In the initial state, the voltage output Vcc is 0V
Is. The voltage output Vcc is divided by the voltage dividing resistors R2 and R3 to obtain a divided voltage Vs. Comparator 102 is divided voltage
Compare Vs and bandgap voltage Vbg. Since the bandgap voltage Vbg is higher than the divided voltage Vs in the initial state, the output voltage of the comparator 102 increases. As a result, the base voltage of the bipolar transistor Q1 increases and the collector current increases. The collector current of the bipolar transistor Q1 becomes the base current of the transistor Q3 via the drain and source of the DMOS transistor M2. As a result, the collector current of the transistor Q3 increases and the output voltage Vcc increases.
【００１２】出力電圧Vccの上昇が続き、その分圧電圧V
sがバンドギャップ電圧Vbgより高くなると、コンパレー
タ１０２の出力は反転し下降する。この結果、トランジ
スタQ1のコレクタ電流は減少し、トランジスタQ3のコレ
クタ電流が減少し、出力電圧Vccの上昇が止まる。この
結果、出力電圧Vccは分圧電圧Vsとバンドギャップ電圧V
bgが等しくなったところで安定する。基準電圧としてい
るバンドギャップ電圧Vbgは非常に安定した電圧である
ので、出力電圧Vccも同様に安定した電圧となる。The output voltage Vcc continues to rise, and the divided voltage V
When s becomes higher than the bandgap voltage Vbg, the output of the comparator 102 is inverted and drops. As a result, the collector current of the transistor Q1 decreases, the collector current of the transistor Q3 decreases, and the output voltage Vcc stops increasing. As a result, the output voltage Vcc is divided into the divided voltage Vs and the bandgap voltage V
Stabilizes when bg becomes equal. Since the bandgap voltage Vbg used as the reference voltage is a very stable voltage, the output voltage Vcc is also a stable voltage.
【００１３】第１の実施の形態によれば、図６に示した
バイポーラトランジスタＱ２が図１に示したＤＭＯＳト
ランジスタＭ１に置き換わっているので、図６に示した
従来回路で必要だったバイポーラトランジスタＱ２のベ
ース電流Ｉｂ２は不要となる。従って、抵抗Ｒ１および
ダイオードＤ１〜３から構成されるバイアス回路には所
定の電圧を発生するために最低限必要な電流のみを流せ
ば良いので、低消費電流化が可能となる。また、ＤＭＯ
Ｓトランジスタはバイポーラトランジスタよりも高耐圧
であるから、耐圧が向上するという効果もある。According to the first embodiment, the bipolar transistor Q2 shown in FIG. 6 is replaced with the DMOS transistor M1 shown in FIG. 1, so that the bipolar transistor Q2 required in the conventional circuit shown in FIG. 6 is used. The base current Ib2 of is unnecessary. Therefore, the bias circuit including the resistor R1 and the diodes D1 to D3 needs to flow only the minimum current required to generate a predetermined voltage, so that the current consumption can be reduced. Also, DMO
Since the S transistor has a higher breakdown voltage than the bipolar transistor, it also has an effect of improving the breakdown voltage.
【００１４】なお、ＤＭＯＳトランジスタの代わりに、
通常のＭＯＳトランジスタを使用することもできる。ま
た、バイポーラトランジスタＱ１は、ｎｐｎ型またはｐ
ｎｐ型のいずれでも良い。その場合はコンパレータ１０
２の反転入力と非反転入力を逆にするなどの対応が必要
であることは言うまでも無い。Instead of the DMOS transistor,
Ordinary MOS transistors can also be used. The bipolar transistor Q1 is an npn type or p type.
Any of np type may be used. In that case, the comparator 10
It goes without saying that it is necessary to take measures such as reversing the inverting input and the non-inverting input of No.2.
【００１５】（第２の実施の形態）図２は、本発明のレ
ギュレータ回路の第２の実施の形態を示した図である。
図２に示すように、第２の実施の形態のレギュレータ回
路は、（イ）電圧入力端子ＢＩＮと、（ロ）電圧出力端
子Ｖｃｃと、（ハ）エミッタが電圧入力端子ＢＩＮに接
続され、コレクタが電圧出力端子Ｖｃｃに接続されたバ
イポーラトランジスタＱ３と、（ニ）抵抗Ｒ２と抵抗Ｒ
３とからなり、一端がバイポーラトランジスタＱ３のコ
レクタと電圧出力端子Ｖｃｃとを接続する電流経路に接
続され、他端が接地された分圧回路１０４と、（ホ）反
転入力端子が抵抗Ｒ２と抵抗Ｒ３とを接続する電流経路
に接続され、非反転入力端子が基準電圧源（バンドギャ
ップ電圧Ｖｂｇ）に接続された差動回路（コンパレータ
１０２）と、（ヘ）ソースが接地され、ゲートがコンパ
レータ１０２の出力端子に接続されたＤＭＯＳトランジ
スタＭ２と、（ト）ソースがＤＭＯＳトランジスタＭ２
のドレインに接続され、ドレインがバイポーラトランジ
スタＱ３のベースに接続されたＤＭＯＳトランジスタＭ
１と、（チ）一端が電圧入力端子ＢＩＮとバイポーラト
ランジスタＱ３のエミッタとを接続する電流経路に接続
され、他端がＤＭＯＳトランジスタＭ１のゲートに接続
された抵抗Ｒ１と、（リ）ダイオードＤ１〜Ｄ３からな
り、アノード側が抵抗Ｒ１とＤＭＯＳトランジスタＭ１
のゲートとを接続する電流経路に接続され、カソード側
が接地されたダイオード直列接続列と、を備える。(Second Embodiment) FIG. 2 is a diagram showing a second embodiment of the regulator circuit of the present invention.
As shown in FIG. 2, the regulator circuit of the second embodiment has (a) a voltage input terminal BIN, (b) a voltage output terminal Vcc, and (c) an emitter connected to the voltage input terminal BIN, and a collector Is connected to the voltage output terminal Vcc, and (d) resistor R2 and resistor R3.
3, a voltage dividing circuit 104 having one end connected to the current path connecting the collector of the bipolar transistor Q3 and the voltage output terminal Vcc and the other end grounded, and (e) the inverting input terminal having the resistor R2 and the resistor R2. A differential circuit (comparator 102) connected to a current path connecting to R3 and having a non-inverting input terminal connected to a reference voltage source (bandgap voltage Vbg) and (f) source are grounded, and gate is comparator 102. Of the DMOS transistor M2 connected to the output terminal of the
Of the DMOS transistor M connected to the drain of the bipolar transistor Q3, the drain of which is connected to the base of the bipolar transistor Q3.
1 and (h) one end is connected to the current path connecting the voltage input terminal BIN and the emitter of the bipolar transistor Q3, the other end is connected to the gate of the DMOS transistor M1, the resistor R1 and the (d) diode D1 to It consists of D3, the anode side is resistor R1 and DMOS transistor M1.
And a diode series connection string having a cathode side grounded, which is connected to a current path connecting the gate of the diode.
【００１６】第２の実施の形態の動作は、第１の実施の
形態の動作とほぼ同様である。ただし、第２の実施の形
態によれば、図１に示したバイポーラトランジスタＱ１
が、図２に示したＤＭＯＳトランジスタＭ１に置き換わ
っているので、従来の電流Ｉｂ１に比べコンパレータ１
０２の駆動電流は非常に少なくて済み、回路動作電流を
絞ることができる。この結果、消費電流を削減すること
が可能になる。The operation of the second embodiment is almost the same as the operation of the first embodiment. However, according to the second embodiment, the bipolar transistor Q1 shown in FIG.
However, since it is replaced by the DMOS transistor M1 shown in FIG.
The drive current of 02 is very small, and the circuit operation current can be narrowed down. As a result, current consumption can be reduced.
【００１７】なお、ＤＭＯＳトランジスタＭ１によっ
て、ＤＭＯＳトランジスタＭ２には大きなドレイン−ソ
ース間耐圧を要求されないので、例えばＤＭＯＳトラン
ジスタＭ２の代わりに、通常のＭＯＳトランジスタを使
用することもできる。また、ＤＭＯＳトランジスタＭ２
は、ｎチャネル型またはｐチャネル型のいずれでも良
い。その場合はコンパレータ１０２の反転入力と非反転
入力を逆にするなどの対応が必要であることは言うまで
も無い。Since the DMOS transistor M1 is not required to have a large drain-source withstand voltage by the DMOS transistor M1, a normal MOS transistor can be used instead of the DMOS transistor M2, for example. Also, the DMOS transistor M2
May be an n-channel type or a p-channel type. In that case, needless to say, it is necessary to take measures such as reversing the inverting input and the non-inverting input of the comparator 102.
【００１８】（第３の実施の形態）図３は、本発明のレ
ギュレータ回路の第３の実施の形態を示した図である。
図３に示すように、第３の実施の形態のレギュレータ回
路は、第２の実施の形態のレギュレータ回路に、さらに
カソードがコンパレータ１０２の出力端子とＤＭＯＳト
ランジスタＭ２のゲートとを接続する電流経路に接続さ
れ、アノードが接地されたツエナーダイオードＺＤを付
加したものである。(Third Embodiment) FIG. 3 is a diagram showing a third embodiment of the regulator circuit of the present invention.
As shown in FIG. 3, the regulator circuit according to the third embodiment is different from the regulator circuit according to the second embodiment in that the cathode is in a current path connecting the output terminal of the comparator 102 and the gate of the DMOS transistor M2. A Zener diode ZD connected and having its anode grounded is added.
【００１９】第３の実施の形態の動作は、第２の実施の
形態の動作とほぼ同様である。ただし、第３の実施の形
態では、ＤＭＯＳトランジスタＭ２のゲート・接地間に
ツエナーダイオードＺＤが追加されているので、かかる
ツエナーダイオードＺＤによってＤＭＯＳトランジスタ
Ｍ２のゲート電圧の上限が制限されることになるので、
ゲート破壊の発生を回避することが可能になる。The operation of the third embodiment is almost the same as the operation of the second embodiment. However, in the third embodiment, since the zener diode ZD is added between the gate and the ground of the DMOS transistor M2, the zener diode ZD limits the upper limit of the gate voltage of the DMOS transistor M2. ,
It becomes possible to avoid the occurrence of gate destruction.
【００２０】なお、ＤＭＯＳトランジスタの代わりに、
通常のＭＯＳトランジスタを使用することもできる。ま
た、ＤＭＯＳトランジスタＭ２は、ｎチャネル型または
ｐチャネル型のいずれでも良い。その場合はコンパレー
タ１０２の反転入力と非反転入力を逆にするなどの対応
が必要であることは言うまでも無い。Instead of the DMOS transistor,
Ordinary MOS transistors can also be used. Further, the DMOS transistor M2 may be either an n-channel type or a p-channel type. In that case, needless to say, it is necessary to take measures such as reversing the inverting input and the non-inverting input of the comparator 102.
【００２１】（第４の実施の形態）図４は、本発明のレ
ギュレータ回路の第４の実施の形態を示した図である。
図４に示すように、第４の実施の形態のレギュレータ回
路は、（イ）電圧入力端子ＢＩＮと、（ロ）電圧出力端
子Ｖｃｃと、（ハ）エミッタが電圧入力端子ＢＩＮに接
続され、コレクタが電圧出力端子Ｖｃｃに接続されたバ
イポーラトランジスタＱ３と、（ニ）抵抗Ｒ２と抵抗Ｒ
３とからなり、一端がバイポーラトランジスタＱ３のコ
レクタと電圧出力端子Ｖｃｃとを接続する電流経路に接
続され、他端が接地された分圧回路１０４と、（ホ）反
転入力端子が抵抗Ｒ２と抵抗Ｒ３とを接続する電流経路
に接続され、非反転入力端子が基準電圧源に接続された
差動回路（コンパレータ１０２）と、（ヘ）ソースが接
地され、ゲートがコンパレータ１０２の出力端子に接続
され、ドレインがバイポーラトランジスタＱ３のベース
に接続されたＤＭＯＳ（二重拡散ＭＯＳ）トランジスタ
と、を備える。第４の実施の形態は、第１の実施の形態
の抵抗Ｒ１とダイオードＤ１〜Ｄ３とからなるバイアス
回路を削除し、またトランジスタＱ１をＤＭＯＳトラン
ジスタＭ２に置き換えるとともに、ＤＭＯＳトランジス
タＭ２のドレインをバイポーラトランジスタＱ３のベー
スに直接接続したものである。(Fourth Embodiment) FIG. 4 is a diagram showing a fourth embodiment of the regulator circuit of the present invention.
As shown in FIG. 4, the regulator circuit of the fourth embodiment has (a) a voltage input terminal BIN, (b) a voltage output terminal Vcc, and (c) an emitter connected to the voltage input terminal BIN, and a collector Is connected to the voltage output terminal Vcc, and (d) resistor R2 and resistor R3.
3, a voltage dividing circuit 104 having one end connected to the current path connecting the collector of the bipolar transistor Q3 and the voltage output terminal Vcc and the other end grounded, and (e) the inverting input terminal having the resistor R2 and the resistor R2. A differential circuit (comparator 102) connected to a current path connecting to R3 and having a non-inverting input terminal connected to a reference voltage source, and (f) a source are grounded, and a gate is connected to an output terminal of the comparator 102. , And a DMOS (double diffused MOS) transistor whose drain is connected to the base of the bipolar transistor Q3. In the fourth embodiment, the bias circuit composed of the resistor R1 and the diodes D1 to D3 of the first embodiment is deleted, the transistor Q1 is replaced with a DMOS transistor M2, and the drain of the DMOS transistor M2 is a bipolar transistor. It is directly connected to the base of Q3.
【００２２】第４の実施の形態の動作は、第２の実施の
形態の動作とほぼ同様である。ただし、第４の実施の形
態では、バイアス回路が不要となるので消費電流もそれ
だけ削減することができる。また、ＤＭＯＳトランジス
タのドレイン−ソース間耐圧は高いので、かかる構成で
耐圧の問題は生じない。さらに、ＤＭＯＳトランジスタ
のオン抵抗は非常に低いので、同じ電流を流す場合の素
子サイズを小さくすることができコストを削減すること
も可能である。The operation of the fourth embodiment is almost the same as the operation of the second embodiment. However, in the fourth embodiment, the bias circuit is unnecessary, so that the current consumption can be reduced accordingly. Moreover, since the drain-source breakdown voltage of the DMOS transistor is high, the problem of breakdown voltage does not occur in such a configuration. Further, since the ON resistance of the DMOS transistor is very low, it is possible to reduce the element size when the same current flows and reduce the cost.
【００２３】(第５の実施の形態)図５は、本発明のレギ
ュレータ回路の第５の実施の形態を示した図である。図
５に示すように、第５の実施の形態のレギュレータ回路
は、第４の実施の形態のレギュレータ回路に、さらにカ
ソードがコンパレータ１０２の出力端子とＤＭＯＳトラ
ンジスタＭ２のゲートとを接続する電流経路に接続さ
れ、アノードが接地されたツエナーダイオードＺＤを付
加したものである。(Fifth Embodiment) FIG. 5 is a diagram showing a fifth embodiment of the regulator circuit according to the present invention. As shown in FIG. 5, the regulator circuit of the fifth embodiment is different from that of the regulator circuit of the fourth embodiment in that the cathode is in a current path connecting the output terminal of the comparator 102 and the gate of the DMOS transistor M2. A Zener diode ZD connected and having its anode grounded is added.
【００２４】第５の実施の形態の動作は、第４の実施の
形態の動作とほぼ同様である。ただし、第４の実施の形
態では、ＤＭＯＳトランジスタＭ２のゲート・接地間に
ツエナーダイオードＺＤが追加されているので、かかる
ツエナーダイオードＺＤによってＤＭＯＳトランジスタ
Ｍ２のゲート電圧の上限が制限されることになるので、
ゲート破壊の発生を回避することが可能になる。The operation of the fifth embodiment is almost the same as the operation of the fourth embodiment. However, in the fourth embodiment, since the Zener diode ZD is added between the gate and the ground of the DMOS transistor M2, the Zener diode ZD limits the upper limit of the gate voltage of the DMOS transistor M2. ,
It becomes possible to avoid the occurrence of gate destruction.
【００２５】なお、ＤＭＯＳトランジスタの代わりに、
通常のＭＯＳトランジスタを使用することもできる。Instead of the DMOS transistor,
Ordinary MOS transistors can also be used.
【００２６】[0026]
【発明の効果】本発明によれば、レギュレータ回路の低
スタンバイ電流化が可能となり、長期間放置した場合で
あっても車載バッテリー等がバッテリー上がりを生じ難
くなる。According to the present invention, it is possible to reduce the standby current of the regulator circuit, and the in-vehicle battery or the like is unlikely to run out of battery even when left for a long time.
【図１】本発明のレギュレータ回路の第１の実施の形態
を示した図である。FIG. 1 is a diagram showing a first embodiment of a regulator circuit of the present invention.
【図２】本発明のレギュレータ回路の第２の実施の形態
を示した図である。FIG. 2 is a diagram showing a second embodiment of a regulator circuit of the present invention.
【図３】本発明のレギュレータ回路の第３の実施の形態
を示した図である。FIG. 3 is a diagram showing a third exemplary embodiment of a regulator circuit of the present invention.
【図４】本発明のレギュレータ回路の第４の実施の形態
を示した図である。FIG. 4 is a diagram showing a fourth exemplary embodiment of a regulator circuit of the present invention.
【図５】本発明のレギュレータ回路の第５の実施の形態
を示した図である。FIG. 5 is a diagram showing a fifth embodiment of the regulator circuit of the present invention.
【図６】従来のレギュレータ回路の構成例を示した図で
ある。FIG. 6 is a diagram showing a configuration example of a conventional regulator circuit.
１０２ コンパレータ（差動回路）、１０４ 分圧回
路、ＢＩＮ 電圧入力端子、Ｖｃｃ 電圧出力端子、Ｑ
１〜Ｑ３ バイポーラトランジスタ、Ｒ１〜Ｒ３ 抵
抗、Ｖｂｇ バンドギャップ電圧（基準電圧源）、Ｄ１
〜Ｄ３ ダイオード102 comparator (differential circuit), 104 voltage divider circuit, BIN voltage input terminal, Vcc voltage output terminal, Q
1 to Q3 bipolar transistors, R1 to R3 resistors, Vbg bandgap voltage (reference voltage source), D1
~ D3 diode
Claims (5)
端子と、 （ハ）エミッタが前記電圧入力端子に接続され、コレク
タが前記電圧出力端子に接続された第１のバイポーラト
ランジスタと、 （ニ）第１の抵抗と第２の抵抗とからなり、一端が前記
第１のバイポーラトランジスタのコレクタと前記電圧出
力端子とを接続する電流経路に接続され、他端が接地さ
れた分圧回路と、 （ホ）反転入力端子が前記第１の抵抗と前記第２の抵抗
とを接続する電流経路に接続され、非反転入力端子が基
準電圧源に接続された差動回路と、 （ヘ）エミッタが接地され、ベースが前記差動回路の出
力端子に接続された第２のバイポーラトランジスタと、 （ト）ソースが前記第２のバイポーラトランジスタのコ
レクタに接続され、ドレインが前記第１のバイポーラト
ランジスタのベースに接続されたＭＯＳトランジスタ
と、 （チ）一端が前記電圧入力端子と前記第１のバイポーラ
トランジスタのエミッタとを接続する電流経路に接続さ
れ、他端が前記ＭＯＳトランジスタのゲートに接続され
た第３の抵抗と、 （リ）少なくとも２つのダイオードからなり、アノード
側が前記第３の抵抗と前記ＭＯＳトランジスタのゲート
とを接続する電流経路に接続され、カソード側が接地さ
れたダイオード直列接続列と、を備えることを特徴とす
るレギュレータ回路。1. A first bipolar transistor having (a) a voltage input terminal, (b) a voltage output terminal, and (c) an emitter connected to the voltage input terminal, and a collector connected to the voltage output terminal. (D) A voltage divider composed of a first resistor and a second resistor, one end of which is connected to a current path connecting the collector of the first bipolar transistor and the voltage output terminal and the other end of which is grounded. A circuit, and (e) a differential circuit having an inverting input terminal connected to a current path connecting the first resistor and the second resistor, and a non-inverting input terminal connected to a reference voltage source, ) A second bipolar transistor having an emitter grounded and a base connected to the output terminal of the differential circuit; and (g) a source connected to the collector of the second bipolar transistor and a drain of the first bipolar transistor. A MOS transistor connected to the base of the MOS transistor, and (h) one end connected to a current path connecting the voltage input terminal and the emitter of the first bipolar transistor, and the other end connected to the gate of the MOS transistor. And a second diode connected in series, in which (i) at least two diodes are connected, the anode side is connected to the current path connecting the third resistor and the gate of the MOS transistor, and the cathode side is grounded. And a regulator circuit comprising:
端子と、 （ハ）エミッタが前記電圧入力端子に接続され、コレク
タが前記電圧出力端子に接続されたバイポーラトランジ
スタと、 （ニ）第１の抵抗と第２の抵抗とからなり、一端が前記
バイポーラトランジスタのコレクタと前記電圧出力端子
とを接続する電流経路に接続され、他端が接地された分
圧回路と、 （ホ）反転入力端子が前記第１の抵抗と前記第２の抵抗
とを接続する電流経路に接続され、非反転入力端子が基
準電圧源に接続された差動回路と、 （ヘ）ソースが接地され、ゲートが前記差動回路の出力
端子に接続された第１のＭＯＳトランジスタと、 （ト）ソースが前記第１のＭＯＳトランジスタのドレイ
ンに接続され、ドレインが前記バイポーラトランジスタ
のベースに接続された第２のＭＯＳトランジスタと、 （チ）一端が前記電圧入力端子と前記バイポーラトラン
ジスタのエミッタとを接続する電流経路に接続され、他
端が前記第２のＭＯＳトランジスタのゲートに接続され
た第３の抵抗と、 （リ）少なくとも２つのダイオードからなり、アノード
側が前記第３の抵抗と前記第２のＭＯＳトランジスタの
ゲートとを接続する電流経路に接続され、カソード側が
接地されたダイオード直列接続列と、を備えることを特
徴とするレギュレータ回路。2. A bipolar input transistor having: (a) a voltage input terminal; (b) a voltage output terminal; (c) an emitter connected to the voltage input terminal and a collector connected to the voltage output terminal; ) A voltage divider circuit comprising a first resistor and a second resistor, one end of which is connected to a current path connecting the collector of the bipolar transistor and the voltage output terminal and the other end of which is grounded, (e) A differential circuit having an inverting input terminal connected to a current path connecting the first resistance and the second resistance, a non-inverting input terminal connected to a reference voltage source, and (f) a source grounded, A first MOS transistor having a gate connected to the output terminal of the differential circuit; and (g) a source connected to the drain of the first MOS transistor, and a drain connected to the base of the bipolar transistor. A second MOS transistor, and (h) one end connected to a current path connecting the voltage input terminal and the emitter of the bipolar transistor, and the other end connected to the gate of the second MOS transistor. 3) and (i) at least two diodes, the anode side is connected to the current path connecting the third resistor and the gate of the second MOS transistor, and the cathode side is connected to the diode series connection column And a regulator circuit comprising:
トランジスタのゲートとを接続する電流経路に接続さ
れ、アノードが接地されたツエナーダイオードと、を備
える請求項２記載のレギュレータ回路。3. The output terminal of the differential circuit and the first MOS are provided in the cathode.
The regulator circuit according to claim 2, further comprising a Zener diode connected to a current path connecting to a gate of the transistor and having an anode grounded.
端子と、 （ハ）エミッタが前記電圧入力端子に接続され、コレク
タが前記電圧出力端子に接続されたバイポーラトランジ
スタと、 （ニ）第１の抵抗と第２の抵抗とからなり、一端が前記
バイポーラトランジスタのコレクタと前記電圧出力端子
とを接続する電流経路に接続され、他端が接地された分
圧回路と、 （ホ）反転入力端子が前記第１の抵抗と前記第２の抵抗
とを接続する電流経路に接続され、非反転入力端子が基
準電圧源に接続された差動回路と、 （ヘ）ソースが接地され、ゲートが前記差動回路の出力
端子に接続され、ドレインが前記バイポーラトランジス
タのベースに接続されたＤＭＯＳ（二重拡散ＭＯＳ）ト
ランジスタと、を備えることを特徴とするレギュレータ
回路。4. A bipolar transistor having: (a) a voltage input terminal, (b) a voltage output terminal, (c) an emitter connected to the voltage input terminal, and a collector connected to the voltage output terminal. ) A voltage divider circuit comprising a first resistor and a second resistor, one end of which is connected to a current path connecting the collector of the bipolar transistor and the voltage output terminal and the other end of which is grounded, (e) A differential circuit having an inverting input terminal connected to a current path connecting the first resistance and the second resistance, a non-inverting input terminal connected to a reference voltage source, and (f) a source grounded, A regulator circuit comprising a DMOS (double diffused MOS) transistor having a gate connected to the output terminal of the differential circuit and a drain connected to the base of the bipolar transistor.
ンジスタのゲートとを接続する電流経路に接続され、ア
ノードが接地されたツエナーダイオードを備える請求項
４記載のレギュレータ回路。5. The regulator circuit according to claim 4, further comprising a Zener diode whose cathode is connected to a current path connecting the output terminal of the differential circuit and the gate of the DMOS transistor, and whose anode is grounded.
Priority Applications (1)
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|---|---|---|---|
| JP2001298378A JP4184644B2 (en) | 2001-09-27 | 2001-09-27 | Regulator circuit |
Applications Claiming Priority (1)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102375466A (en) * | 2010-08-19 | 2012-03-14 | 北大方正集团有限公司 | Voltage stabilizing circuit applied to calculator |
| KR101443178B1 (en) * | 2007-10-10 | 2014-09-22 | 라피스 세미컨덕터 가부시키가이샤 | Voltage control circuit |
| CN104635836A (en) * | 2013-11-14 | 2015-05-20 | 展讯通信（上海）有限公司 | Band-gap reference circuit |
| CN104635835A (en) * | 2013-11-14 | 2015-05-20 | 展讯通信（上海）有限公司 | Band-gap reference circuit |
-
2001
- 2001-09-27 JP JP2001298378A patent/JP4184644B2/en not_active Expired - Lifetime
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| CN102375466A (en) * | 2010-08-19 | 2012-03-14 | 北大方正集团有限公司 | Voltage stabilizing circuit applied to calculator |
| CN104635836A (en) * | 2013-11-14 | 2015-05-20 | 展讯通信（上海）有限公司 | Band-gap reference circuit |
| CN104635835A (en) * | 2013-11-14 | 2015-05-20 | 展讯通信（上海）有限公司 | Band-gap reference circuit |
| CN104635836B (en) * | 2013-11-14 | 2017-02-08 | 展讯通信（上海）有限公司 | Band-gap reference circuit |
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