JPH02275596A - プログラマブルアナログ神経回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブルアナログ神経回路に関する。

〔従来の技術〕

人工知能の分野で発展した技術における神経回路は多数
の成分を有するベクトルについて変換を行うことの出来
る電気回路である。これら回路の実現例は、例えばジャ
ーナルバイオロジカルサイバネチックス５２、ｐｐ１４
１−１５２　（１９８５）の「最適化問題における決定
の神経計算」と題する」、Ｊ、ホブフィールドおよびり
、Ｗ、タンクの文献あるいはプロシーデインゲス費オブ
伊ザｒｓｃｃ１９８７における［神経回路にもとづ（Ｃ
ＭＯ８連合記憶チップ」と題するＩ＋、グラーフおよび
Ｐ、デベクバの文献に原理説明があるように周知である
。

これら回路の目的は下式の演算を行うためである。

Ｃｖ　　）−１−（Ａ、ｊ）　　［：Ｖｏ］但しくＶ　
　）は、ｖ８１ε　（−１＋１）のようなＮ個の成分Ｖ
ｅｌをもつ入力ベクトル、〔ｖＳｊはＶ　、ｓ　　（−
１＋１）　（１）ようなＭｇ（７）成分ｖ８ｊを有Ｊ する出力ベクトル、［：Ａ、）はＮＸＭ個の正または負
の係数ａｌｊのマトリクスである。

１・　（Ａｌｊ）は入力ベクトル〔Ｖ８〕について次の
ような対応する出力ベクトル〔Ｖ　〕を与える演算を示
す。

Ｖ、−ｓｌｇｎ（Σ　ａ１ｊ＊Ｖｅｊ）、すなわち２つ
のベクトルのスカラー積である但し、 ｓｌｇｎ　（ｘ）　−１ｘ　＞　０のときｓｌｇｎ（ｘ
）＝−１ｘ＜Ｑのとき 係数ａｌｊはシナブチツク係数またはシナブチツクウェ
イトと呼ばれる。

第１図の回路に従って演算ａＩｊ＊ｖｏ１をアナログ形
で行う利点は周知である。第１図の回路ではｎ個の入力
端子Ｂｌ−Ｂｎは、Ｐを値１からｍとして夫々値１／ａ
ｐｊの抵抗を介して共通の出力Ｓ。

に接続する。端子Ｂｌ−Ｂｎ上の人力信号は夫々ｖｅｌ
−Ｖｅｎである。出力ＳにはｖＳｊ−Σ　Ａ１ｊ＊■ｏ
ｆが得られる。

この図および他の図に示すこれら抵抗は線形特性をもつ
必要はないが、マイクロエレクトロニクス、特にソース
またはドレンに接続するグリッドを有するトランジスタ
についてＣＭＯ３技術で用いられる種々の負荷である。

この共通点のインピーダンスが無限であるとすると電圧
の加算が行われ、０であると電流の加算が行われる。

情報の粗い部分、−１または＋１のみが保持されるから
高精度は必要でないが、第１図の構成から生じる高速化
の利点は重要である。アナログ加算の特性はディジタル
装置におけるような順次形ではなく並列にすべての加算
項の加算が可能なことである。

更に、１９８８年６月、パリにおける ｎ　　’ＥＵＲＯ’　　８８　ｒ２進接続回路による線
形分類」においてＥ、ｄｅ　ＣｈａＩｌｂａｓｔにより
、夫々のシナブチツク係数の分解能が１ビツト情報まで
縮減させると、すなわち、ＣＩｊの２個の値が−１また
は＋１でありうるとすると、神経回路はその特性の殆ど
を保持するということが示されている。

後述する第２．３．４．５．６図は、１個の２進セルが
１個の係数ａ１ｊに割当てられるプログラマブルアナロ
グ神経回路の構成に特に重要であるこのケースに関する
ものである。

以降の説明においては係数ａ８．の新しい表を書Ｊ 込む操作が新しい入力ベクトル〔Ｖ　〕を入れる操作よ
り著しく頻度が低いと仮定している。

マイクロエレクトロニクス回路に第１図の抵抗を物理的
に組込む方法は、シナブチツク係数の値を変更する必要
のあるたびに使用するマスクを変更しなければならず、
高価となりすぎるために有利ではない。

プログラマブルアナログ神経回路はそのシナブチツク係
数を、２進ワードを電子的メモリに書込むと同様に電気
的に変更しつるアナログ神経回路である。

プログラマブルアナログ神経回路を構成するための従来
の方法は第２．３図に示しである。

第２図において、点線で囲まれた部分Ｍ１ｊは従来のよ
うにシナブチツク接続の境界を示す。ＣＩｊは従来のご
とくに構成されたメモリセルである。

セルＣＩｊは第１出力に論理状Ｈａ　ｔ　Ｊを与え、第
２出力にはその補数ａ１ｊを出す。これら出力は夫々抵
抗（Ｒ，、Ｒ２）と直列になったＦＥＴ　（ＴＩ。

Ｔ２）を介して列導体Ｌｊに接続する。Ｔ１とＴ２のグ
リッドは夫々ラインＶ。ｊとそれに対して相補であるラ
インＶ８１に接続する。

第３図には第２図と同様なシナブチツク接続のマトリク
スの一部が示しである。このマトリクスは行Ｖ。１　　
’ｅｎと相補論理状態となる行Ｖ。１Ｖ　および列Ｌ１
−Ｌｎからなる。夫々のシナブｎ ス（１つの列と２本の相補釣行、■ｃｋとＶ。５、の交
点）は第２図に示すようなシナブチツク接続で配置され
ている。各列Ｌ１−Ｌｏは演算増幅器Ａ、−ＡＮにより
比較器Ｃ，−ＣＮの入力に接続し、これら比較器の他の
入力にはディジタル−アナログ変換器ＤＡＣ，−ＤＡＣ
ｏを介して２進ワードの形で記憶されたディジタルオフ
セット電圧Ｖ８□−■ｓｎが入る。各列に接続したこれ
ら電子の群Ｄ１−Ｄｎは対応する列のＮ個の入力信号の
電流加算を行う検出装置を構成する。

「０」と「１」は２進論理の電気回路における２つの状
態を示しており、Ｉｔｊはａ　１ｊ’Ｉ’　Ｖ　ｅｉに
比例する第２図の素接続から生じる電流であり、電流１
１ｊの真理値表は次の通りである。

この真理値表はｆ−１，＋１１　における乗算のそれと
同形である。

神経四路にとって一部の係数（ａ　ｌ　Ｊ　、・・・ａ
ｌｊ。

・・・ａ　　、）に関連したしきい値ｖＳにより和Σａ
ＩｊＪ ＊Ｖｏ、をオフセットすることがしばしば必要であるか
ら、プログラマブルアナログ回路の全構造を第３図に示
す。この置換は電圧Ｖｓ□−ｖｓｏを用いて比較器Ｃ１
−ＣＮで行われる。

第３図のように行ｖｅｌを２つの部分に分割する必要性
は１本の行がスペース（−１，１１ではなくスペース＋
０．１１で行われるべき乗算と同じ動作を可能にするも
のであることによる。

〔発明が解決しようとする問題点〕

従来の技術によれば素子数とそれらの占めるスペースが
かなりのものになる。

〔問題点を解決するための手段〕及び〔作用〕本発明の
目的は従来の回路よりも少い要素を用いてスペースｆ−
１，１１で乗算真理値表を行いうるようにするプログラ
マブルアナログ神経回路である。

本発明によるプログラマブルアナログ神経回路はＮ個の
人力とＭ個の出力を有するデカルトマトリクス形であっ
てこれらＮ個の入力とＮ個の行とＭ個の列に接続する第
１加算回路を含み、ＮＸＭ個のシナプスの夫々が列加算
回路に接続し、これら列加算回路の他の入力は第１加算
回路の出力に接続し、これら列加算回路の夫々の更に他
の入力は可変７は圧発生回路に接続する。

〔実施例〕及び〔発明の効果〕 この明細書においてマトリクスとは入力行と出力列を有
するが、これら行と列の機能は置き換え可能であり、説
明の便宜上行を入力とし列を出力としている。

第４図には１個のシナブチツク接続Ｃ８が、入力列導体
Ｖ。１と列導体Ｌｊの部分のみを示すマトリクスを形成
している。

接続Ｃ８は例えばＯＲまたはＡＮＤ形の論理ゲートで構
成されるメモリセルＣＩｊを含み、このゲートの端子ａ
ｊｊはＦＥＴトランジスタＴ１のソース−ドレン回路に
より抵抗Ｒ１と直列に導体Ｌｊに接続し、Ｔ１のグリッ
ドは導体Ｖ。、に接続する。

このようにドレン抵抗と行導体（Ｖ８ρを有するトラン
ジスタを省略する。

接続Ｃ８は次の理由により、行われるべき乗算の真理値
表を可能にする。

シナブチツク接続は次の機能を物理的に行う。

但しａｔｊＡ！　　（１，”１１及びＶ。ＩＥ　（−１
，＋１）である。

ａ　　−２＊ａ’−１およびＶ　　−２＊Ｖ；ｌ−１１
ｊ　　　　　　Ｉｊ　　　　　　　ｅｉとすれば、 ・・・（２） となる。

３つの項Ａ、Ｂ、Ｃは次のように論理ゲートを用いて行
うことが出来る。

式（２）において項Ａはスカラー積であって例えば第４
図に示すような一連の簡単な論理ゲートを用いて行うこ
とが出来る。項Ｂは入力ベクトルにより変化するが、す
べての列について同一である。これは各入力ベクトルに
ついて計算されるものである。項Ｃは入力ベクトルには
依存しないが対応する列の係数の値にのみ依存する。

第５図に簡略的に示されるマトリクスは上記の式（２）
の種々の演算を行うことを可能にする。

このマトリクスはＮ本の行導体Ｖ。ｔ−”ｅｎとＭ本の
列導体Ｌ１−ＬＨを有する。実際にはＭ−Ｎが一般的で
ある。このマトリクスの各交点（すなゎ・ちシナプス）
において、第４図のゲートのような論理ゲートＰ１□−
ＰＭＮが接続されてａ１ｊε　（０゜１）とＶ′　ε　
（０，１１となると直ちにスカラーｌ 積と同じ演算を行う。列導ｔ＋Ｌｏは抵抗Ｒ１ＲＮによ
り各行に接続する。この列導体り。は演算増幅器Ａの反
転入力に接続する。

他の列Ｌ１−Ｌ−夫々は加算！ｊｔ置ｏｊ−ｐ’。

の第１人力ＥＬ□−ＥＩＭに接続する。増幅器Ａの出力
は同時にすべての装置Ｄ’−Ｄ’の第２人力Ｍ Ｅ２□−２２Ｍに接続する。

装置Ｄ’−Ｄ’はすべて同じである。第５図に１Ｍ おいては装ｆｆ１Ｄ’ｇのみを詳細に示している。この
装置Ｄ′、において、入力端子Ｅ１ｊは演算増幅器Ａ、
の入力に直接接続し、端子Ｅ２ｊはその増幅器の同じ入
力が抵抗Ｒ１を介して接続する。増幅器Ａ、の出力は比
較器Ｃｊの第１人力に接続し、その第２人力には、２進
ワードＶ　、を受けるディジＪ クルーアナログ変換器ＤＡＣ，の出力が接続する。

第５図のマトリクスにおいて、増幅器Ａは列導体Ｌ　と
抵抗Ｒ１−ＲＮと共に式（２）の項Ｂを行う、すなわち
Ｎ個の入力信号の加算を行う回路を構成する。この回路
の出力信号は夫々回路Ｄ′１−Ｄ’　に（夫々端子Ｅ２
□−Ｅ２Ｎを介して）送られる。

上記のように、異なるゲートＰ１１−ＰＭＮはスカラー
積（式（２）の項Ａ）と同じ演算を行う。

人力ベクトルに影響する係数の値にのみ依存する式（２
）の項Ｃは値■８、−ＶＳＭ（２進ワードの形であって
プログラムにより容易に変更出来、そして変換器ＤＡＣ
−ＤＡＣＭによりアナログ値に変換される）により回路
Ｄ′１−Ｄ脅内で各列について決定される。アナログ値
に変換されるこのディジタル値は比較器Ｃ，−ＣＭ内で
各列の値のオフセットを構成する。

勿論項Ａ、　　Ｂ、　　Ｃの係数２と４は演算増幅器Ａ
　ｔ　　Ａ　Ｍの抵抗の対応する調整により回路Ｄ１−
Ｄ’内で容易に得られる。

第６図は従来のフローティンググリッド形のＥＥＰＲＯ
Ｍ技術におけるシナブチツク接続ＣＳＩを示す。接続Ｃ
ＳＩは２個のトランジスタＱＩＪとＱＩＪを含み、これ
らのグリッドは行Ｖ。ｊとＶｃｌに、ドレンは抵抗ＲＡ
、ＲＢを介して列Ｌｊにそしてソースは基準電位Ｖに夫
々接続する。

他方、第７図の本発明によるシナブチツク接続ＣＳ２は
Ｅ　Ｅ　Ｆ　ＲＯＭ技術を用いるが、１本の行■　と１
個のトランジスタＱ１ｊのみを必要としてｌ おり、このトランジスタのドレンは抵抗ＲＡを介して列
Ｌ５に、ソースは基準電位Ｖに接続する。

本発明の装置はＳＲＡＭ−ＣＭＯ３のような柾々の技術
を用いて構成出来るが、フローティンググリッド形のＥ
ＥＰＲＯＭ技術を用いる場合には各メモリセルは通常、
１個のトラン、ジスタのグリッドに負荷の形で記憶され
るものに対して相補的な状態を記憶するトランジスタを
有しないから（すなわち第２図の状ｆｉａ　、、かない
）、その技術Ｊ を用いた方がよい。１つのマトリクスの占めるスペース
はこのようにしてＣＭＯ９技術と比較すると半分になる
。

勿論ダイナミックメモリは本発明のマトリクスを構成す
るためには用いることが出来ない。それはそれらの更新
原理が神経回路に必要な集中的な読取を可能にするから
である。

略図、第６図は従来のＥＥＰＲＯＭ技術におけるシナプ
ス接続を示す図、第７図は本発明によるＥＥＰＲＯＭ技
術におけるシナプス接続を示す図である。

ｖｅｌ・・・行導体、Ｌｊ・・・ダ１工導体、Ｃ８・・
・シナプス接続、Ｃ′・・・メモリセル、Ｐｌｌ−ＰＭ
Ｎ・・・論理ゲーｊ ト、Ｄ’−Ｄ’・・・加算装置、Ｒｔ　　ＲＮ・・・抵
抗、１Ｍ Ｅ　　−Ｅ　　・・・加算装置の第１人力、Ｅ２１−８
２Ｍ・・・１１　　１Ｍ 加算装置の第２人力、Ａ、・・・演算増幅器、Ｃ１・・
・Ｊ　　　　　　　　　　　　　　　　Ｊ比較器、ＤＡ
Ｃ，・・・ディジタルアナログ変換器。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 １、Ｎ個の入力およびＭ個の出力を有するデカルトマト
   リクスを有し、これらＮ個の入力と、Ｎ個の行とＭ個の
   列に接続する第１加算回路からなり、これらＮ、Ｍシナ
   プスの夫々は１個の論理ゲートで構成され、Ｍ個の列の
   夫々は１個の列加算回路に接続し、これら列加算回路の
   夫々の他方の入力は上記第１加算回路の出力に接続し、
   これら列加算回路の夫々の更に他の入力は可変電圧を発
   生する回路に接続するごとくなったプログラマブルアナ
   ログ神経回路。 ２、前記可変電圧を発生する回路は２進ワードを受ける
   ディジタル−アナログ変換器である、請求項１記載の神
   経回路。 ３、前記２進ワードはプログラムにより変更可能である
   、請求項２記載の神経回路。 ４、前記シナプスはフローティンググリッドを用いたＥ
   ＥＰＲＯＭ技術を用いて製造されるごとくなった請求項
   １記載の神経回路。 ５、前記シナプスはＳＲＡＭ−ＣＯＭＳ技術を用いて製
   造されるごとくなった請求項１記載の神経回路。