JPH02270011A - 選択パワーゲーティング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体工学の分野における電力消費と発熱を
抑制することができる選択パワーゲーティング装置、特
に、半導体装置において使用される実際の電力を最小限
度に押えることにより半導体工学の分野における電力消
費と発熱とを低減させることができる選択パワーゲーテ
ィング装置に関する。

（従来の技術及び発明が解決しようとする課題） 初期の電子メモリ装置は、情報を記憶するのに磁気材料
または真空管に依存していた。磁気材料は嵩があり、製
造が困難で、しかも情報の受取りと取消しが緩慢である
。真空管は、磁気材料よりも迅速であるが、多量のエネ
ルギを必要とするとともに、多量の熱を発生する。これ
らの問題点に対する解決策として、半導体トランジスタ
が新たに出現した。

トランジスタは、真空管よりもエネルギ消費が少ない、
また、トランジスタは、熱の放散が少ないので一層緻密
に装填することができ、より小さい領域により多量の記
憶を行なうことができる。

トランジスタ技術の発展により、−層小型のトランジス
タが開発され、多くの利点を生み出した。

しかしながら、依然として発熱の問題があり、−定の領
域に装填されるトランジスタの数に制限があった。そこ
で、トランジスタと回路のサイズを小さくするために、
集積半導体装置またはチップが導入された。

集積回路は、構成素子のサイズを著しく小さくし、その
結果、一定領域の記ｔｅ量を増加させることができた。

新しい材料と技術はその後も発展が続き、その結果、回
路は一層小型化し、エネルギ効率は一層高まり、しかも
発熱は一層低減されるようになった。

電子メモリの評価は、小型化を進めることを妨げる障害
となる有害な発熱を低減させる必要性から、各段階にお
いて制限を受けてきた。熱が蓄積すると、回路の損傷を
きたし、かつ、記憶されている情報の安全性を損なうと
いう弊害をもたらす、メモリを速やかに小型化すること
が最も強調されてきたが、全ての電気装置（ｅｌｅｃｔ
ｒｉｃａｌｄｅｖｉｃｅ）を小型化することも試みられ
ており、ここでも熱の発生の問題が小型化を妨げている
。

発熱の問題をなくするために利用されてきた方法の１つ
として、熱の除去がある。アルミニウムヒートシンク、
気体または液体充填冷却塔、ファン、チー、プに隣接し
てまたは内部に配設された配水管及びチップまたは電気
装置の冷却または過冷却液体または気体への浸漬をはじ
めとする種々の方法が使用されてきた。しかしながら、
これらの方法をもってしても、幾つかの装置は、依然と
して多着の熱を発生し、信頼性のある作動に必要な熱の
放散を不可能にしている。

熱の問題に対処する別の方法として、発熱量を少なくし
ようとするものがある。かかる方法として、（ＣＭＯＳ
のような）エネルギ消費の小さいマイクロ回路の開発、
パルス電流または交流電流の使用、低エネルギでの待ち
状態（ｗａｉｔ　５ｔａｔｅ）または待機モード（ｓｔ
ａｎｄ−ｂｙ　ｍｏｄｅ）を有する装置の開発などがあ
る。現時点では、低エネルギでの待ち状態または待機モ
ードは、作動電流の変動を許容しかつ回路の著しいパワ
ーアップを促進するのに使用されている。

メモリ装置に関しては、メモリ装置全体を作動電流まで
パワーアップして（ｐｏｗｅｒ　ｕｐ）　してアクセス
（ａｃｃｅｓｓ）させることが広く行なわれており、電
子装置をオフにすると、装置全体のパワーがダウンする
。これは、電力の消費が激しく、かつ、比較的多量の熱
が発生する。

一般には、半導体メモリ素子を作動させるには、少量で
はあるが測定することができる量の電力が必要であり、
しかも作動させると、少量ではあるが測定することがで
きる量の熱が発生する。

メモリ素子を緻密に装填し過ぎると、熱が蓄積し、信頼
性を損なうことになる。より多数のメモリセルがチップ
に一層高密度で一緒に置かれると、各素子が発生する少
量の熱が集って、危険な量の熱となる。

現時点では、メインフレームコンピュータとして知られ
ている大形のコンピュータは、メインフレームコンピュ
ータのケースの容積の大部分の冷却の問題に関心が払わ
れ、必要とされるシステムの信頼性のために許容できる
温度レベルを確保するように、ファン、フィンその他の
装置を備えている。回路による熱の発生を有意に低減さ
せれば、他の電気装置だけでなくメインフレームコンピ
ュータの小型化を大幅に行なうことができる。

このように、発熱を少なくすることにより、小型化と、
持運び性の付与と、コストの削減と、回路の有用性の拡
大とを達成することができるのである。

従って、メモリ装置、中央処理装置（Ｃ２０）その他の
装置を含む電気装置が発生する熱を少なくして、回路の
一層緻密な装填と、冷却の必要性の低減と、電力の必要
性の低減とを可能にし、かつメモリに関しては、大容量
メモリ装置の寿命の増加と、データの信頼性と、持運び
性とを確保することができる改良された装置及び方法が
待望されている。電力消費と熱の発生を少なくすること
により、半導体メモリ素子のアレイの物理的なサイズを
小さくして、容量と、信頼性と、寿命と、有用性とが改
善された電子データ記憶装置を構成することができる。

（課題を解決するための手段） 本発明は、少なくとも２つのレベルの電力（ｐｏνｅｒ
）を受けるようになっている電気装置へ電源から電力を
提供するための選択パワーゲーティング（ｓｅｌｅｃｔ
ｉｖｅ　ｐｏｗｅｒ　ｇａｔｉｎｇ）装置に関する。電
気装置に接続された検出機構は、高い方のレベル（高レ
ベル）の電力を必要とする電気装置の所定の部分を定め
る。パワーゲーティング機構は、検出機構に接続され、
電源は、この所定の部分に高レベルの電力を供給すると
ともに電気装置の残りの部分に低い方のレベル（低レベ
ル）の電力を供給する。これにより、電気装置全体の電
力及び電気装置が発生する熱を実質上少なくすることが
できる。

即ち、本発明によれば、読取りまたは書込み用の外部装
置に接続自在であり、かつ、制御回路とメモリ回路とを
有するとともに高い活性レベルとブロック内にデータを
保持するのに必要な低い保持レベルとの少なくとも２つ
のレベルのそれぞれで電力を受けるようになっている少
なくとも２つのブロックを備えたメモリ装置へ電源手段
から電力を提供する選択パワーゲーティング装置におい
て、低い保持レベルの電力を全てのブロックに供給する
手段と、高いレベルの電力を必要とするメモリ装置の所
定のブロックを識別するように外部装置に接続された検
出手段と、通常はブロックへの高い活性レベルの電力の
供給を阻止し、かつ、メモリ装置のブロックの作動に必
要なときには識別されたブロックへ高いレベルの電力を
選択的に供給するように検出手段と電源手段に接続され
たパワーゲーティング手段とを備え、少なくとも２つの
ブロックのそれぞれにはメモリ装置の全電力消費が低減
するように高い活性レベルの電力が必要なときを除いて
通常は低い保持レベルにおいて電力が供給されることを
特徴とする構成の選択パワーゲーティング装置が提供さ
れている。

従って、本発明の目的は、選択パワーゲーティングによ
り電力の消費と熱の発生とを大幅に低減することができ
る改良された電気装置を提供することにある。

本発明の別の目的は、半導体メモリ素子のアレイを作動
させるのに使用される実際の電力を最少にすることによ
り熱の発生を少なくし、−層高密度に装填されたアレイ
における半導体メモリ素子の信頼性を維持することにあ
る。

本発明の別の目的は、半導体メモリ素子のアレイを作動
させるのに使用される実際の電力を最少にすることによ
り熱の発生を少なくし、−層高密度に装填されたアレイ
における半導体メモリ素子の信頼性を確保するようにし
た。半導体メモリ素子のアレイに関する選択パワーゲー
ティングシステムを提供することにある。

本発明の別の目的は、半導体メモリ素子がこれまでのも
のよりも改善された容量と、信頼性と、寿命と、有用性
とを有する電子データ記憶装置を組立てることができる
ように、半導体メモリ素子のアレイの電力消費及び熱の
発生を少なくし、かつ、物理的なサイズを小さくするこ
とができる半導体メモリ素子の選択パワーゲーティング
装置を提供することにある。

本発明の別の目的は１回路を使用しようとするときにだ
け作動電力（ｏｐｅｒａｔｉｎｇ　ｐｏｗｅｒ）を供給
し、使用されていないときには回路をオフの状態または
低エネルギの待ち状態（ｗａｉｔ　５ｔａｔｅ）もシく
ハ待機状Ｂ　（ｓｔａｎｄ−ｂｙ　５ｔａｔｅ）に置く
ことにより、装置の電力消費と発熱を低減させ、装置を
正常に作動させるのに、装置を常に全作動電力状態とす
る必要性をなくすことができる選択パワーゲーティング
装置を提供することにある。

本発明の別の目的は、特定の電子機能体を作動させよう
とするときにのみ該機能体に作動電力を提供し、機能体
が機能していないときには、機能体への作動電力の供給
を遮断しあるいは機能体を低エネルギの待ちまたは待機
状態とすることができるロボット及びアンドロイド（ａ
ｎｄｒｏｉｄ）タイプの装置における選択パワーゲーテ
ィング装置を提供することにある。

本発明の別の目的は、大型のメインフレームコンピュー
タ（ｌａｒｇｅ　ｍａｉｎｆｒａｍｅ　ｃｏｍｐｕｔｅ
ｒ）をはじめとするコンピュータシステムが使用されて
いるときには特定の回路、ＣＰＵ及び論理アレイ（ｌｏ
ｇｉｃａｒｒａｙ）をオンにし、使用されていないとき
にはオフにしあるいは待ちまたは待機状態にすることに
より、コンピュータシステムの電力消費と熱の発生を少
なくすることができる選択パワーゲーティング装置を提
供することにある。

本発明の更に別の目的は、発熱と電力要求とを少なくし
て、従来のものに比べて一層大きい記憶容量をもった。

電子クリップボード、電子書籍（ｅｌｅｃｔｒｏｎｉｃ
　ｂｏｏｋ）　、ポータプルなポケットコンピュータ及
びポケット式またはポータプルのメインフレームコンピ
ュータのような小型で持運び可能な製品をつくることが
できるようにした選択パワーゲーティング装置を提供す
ることにある。

本発明の更に別の目的は、レーザーディスク。

直接アクセス記憶装置（ＤＡＳＤ）、テープドライブ、
フロッピードライブ及びハードドライブのような現存す
る大量記憶装置（ｍａｓｓ　ｓｔｏｒａｇｅ　ｄｅｖｉ
ｃｅ）に代えることができる著しく大容量の静的ＲＡＭ
装置のごとき高密度メモリ装置を提供することにある。

本発明の別の目的と利点は、ある部分は自明であり、あ
る部分は明細書及び図面の記載から明らかになるもので
ある。

従って、本発明は、以下の記載に例示されている構造、
素子の組合せ及び部材の配列の特徴からなるものであり
、本発明の範囲は、特許請求の範囲に示されている。

（実施例） 以下、本発明を添付図面に示す実施例に関して説明する
。

本発明は、電子装置におけるエネルギ消費と熱の蓄積と
を少なくしようとするものである６本発明は、アクティ
ビティ（ａｃｔｉｖｉｔｙ）がアドレスまたはアドレス
群にキーされる（ｋｅ７ｅｄ）ので、半導体メモリ装置
とともに使用するのに特に適しており、かつ、好ましい
。以下の記載は、主としてメモリ装置に関してなされて
いるが、本発明は、種々の用途に適している。

一般に、電力の節約を行なうのに使用される技術は、不
使用時にアレイ（ａｒｒａｙ）内のメモリ素子または素
子群をオフに切換え、使用直前にアレイ内のメモリ素子
または素子群をオンにする選択パワーゲーティングによ
ってなされている。アレイ内の各素子または素子群に対
する電力線は、順々にオンまたはオフにされる。先づ、
ゲートが、読取りまたは書込み指示の受領前にオンにさ
れる。

そして、読取りまたは書込み指示が実行された後に、素
子または素子群がオフにされる。最後に使用されていな
いいずれかの素子または素子群がオフ状態に保持される
。オン／オフシーケンスは、適正なタイミングと選択と
を保証する特定のパワーゲーティング回路によって制御
される。パワーゲーティング回路は、読取りまたは書込
み信号がアレイ内の素子または素子群に到達する前に、
電力が素子または素子群に到達するようにしている。パ
ワーゲーティング回路はまた、電力がアレイ内のアクセ
スされるべき特定の素子または素子群にだけ届くように
している。

！訳 パワーゲーティングは、アドレスによって定められ、ア
ドレスは、電力を受けるべきアレイ内の記憶素子または
素子群を識別する。アドレスバスに現在あるアドレスは
、プログママプルアレイ論理（ｐｒｏｇｒａｍｍａｂｌ
ｅ　ａｒｒａｙ　ｌｏｇｉｃ）　（以下ｒＰＡＬＪ　と
いう）を起動し、ＰＡＬはパワーゲートを起動し、パワ
ーゲートはアレイ内のアクセスされるべきメモリ素子ま
たは素子群に作動電力を送る。別のアドレスがアドレス
バスに置かれ、またはアドレスバスがクリアされると、
作動電力はデイセレクトされる（ｄｅｓｅｌｅｃｔｅｄ
）、　ＰＡＬは、アドレスのように数を認識し、かつ、
入力されている適当なアドレスの受領に基づいて活動を
開始するようにプログラム化される標準的なディジタル
論理素子である。　ＰＡＬは、メモリブロックへの電力
の印加を制御するパワーゲートを作動させるためにアド
レスをデコードする（ｄｅｃｏｄｅ）のに使用される。

ｊ　・づけ５ｅｕｅｎＣ１ｎ アレイ内のメモリ素子または素子群は、読取りまたは書
込みイネーブル（ｅｎａｂｌｅ）信号を中央処理装置（
Ｃ：ＰＵ）から受ける前に、パワーアップしなければな
らない、−船釣には、読取りまたは書込みイネーブル信
号は、コンピュータメモリにおける特定のメモリセルま
たはセルのアレイをアクセスするのに使用される。読取
り信号は、ＣＰＵに読取られている特定の場所に記憶さ
れるデータを示す、書込み信号は、ＣＰＵまたはシステ
ム内の他の源からメモリ装置の中へ入っているデータを
表わす。

タイミング アドレス信号と、読取りまたは書込み信号と、データ信
号との間のタイミングは、所望の目的のために含まれる
回路によっであるいはＣＰＵの作用を通して管理される
。読取りまたは書込み信号を適当な時間の長さだけ遅ら
せる回路として、例えば、抵抗回路、遅延バッフ　ｙ　
（ｄｅｌａｙ　ｂｕｆｆｅｒ）、ラッチバッフ　７リン
グ（ｌａｔｃｈ　ｂｕｆｆｅｒｉｎｇ）　、バスレング
ス調整（ｐａｔｂ　ｌｅｎｇｔｈ　ａｄｊｕｓｔｍｅｎ
ｔ）及びメモリ素子のアーキテクチャ（ａｒｃｈｉｔｅ
ｃｔｕｒｅ）がある中アドレスデコーダ　ング 作動電力アドレスデコーディング（ｏｐｅｒａｔｉｎｇ
ｐｏｗｅｒ　ａｄｄｒｅｓｓ　ｄｅｃｏｄｉｎｇ）は、
メモリブロックアドレスのように０及び１のシリーズを
認識するようにプログラム化することができ、応答にお
いては、作動電力パワーゲート選択のように０及び１の
別のシリーズを開始するプログラマブルアレイ論理また
は個別要素を介して行なわれる。　ＰＡＬは、アドレス
バスに置かれたアドレスの認識に応答して、作動電力電
圧をアレイ内のメモリの指定されたブロックへ移行させ
るゲートを起動する。

かくして、この種のシステムにおいては、アクセスしよ
うとするメモリのブロックだけが作動電力電圧を受ける
。

１且１１ 制御論理は、読取り及び書込み信号のゲーティングのた
めに論理的アドレス指定（ａｄｄｒｅｓｓｉｎｇ）を提
供する標準的な手段である。制御論理は、特定のタイプ
のメモリ素子のために必要な場合には。

読取り及び書込み信号に遅れを与え、作動電力電圧の時
間をイネーブル化し、読取りまたは書込みが行なわれる
ときに有効なデータがデータバスに存在するようにさせ
る。アドレスバス、データバス及び制御バスに対するバ
ッフＴの使用は、多量のメモリを取扱う場合に一般的で
ある。このようにして、システムのバスの装填の際のデ
ータの保全（ｉｎｔｅｇｒｉｔｙ）が確保される。

通」Ｌ０］≧仁ヱ」ど 第１図に基づいて１本発明の係る選択パワーゲーティン
グシステムの作動の通常のサイクルを簡単に説明する。

全体が参照番号１００で示されるコンピュータシステム
は、ＣＰＵ１０１と、アドレスバッファ１０２と、デー
タバッファ１０３と、制御バッファ！０４　とを備えて
いる。パワーゲー）　１０５　とＰＡＬまたはアドレス
デコーダ１０Ｂは、アドレスバス１１７を介してアドレ
スバッファ１０２に接続されている。　ＰＡＬｌｏＢは
、４つの別体をなすＲＡＭチップ１０８　、１０９　、
１１０及び＋１１を含むように図示されているメモリア
レイ１０７に、アドレスバスを介して、かつ、制御端子
１０８ｃ、１０９ｃ、　１１．Ｏｃ及び１１１Ｃにおい
てそれぞれ接続されている。パワーゲート１０５は、高
電圧入力部１０８ａ、１０９ａ、１１０ａ及び１ｌｌａ
と低電力入力部１０８ｂ、＋０９ｂ、１１０ｂ及び１ｌ
ｌｂにおいてメモリチップ１０８　、１０９　、１１０
及び１１１のそれぞれに接続されている。高電力入力部
＋０８ａ、１０９ａ、　１１０ａ及び１１１ａは、チッ
プをオン状態にしようとするときに使用され、低電力入
力部１０８ｂ、１０９ｂ、１１０ｂ及びｌ１ｌｂは、メ
モリチップを「オフノ状態にしようとするときに使用さ
れる。オフ状態では、一般には、データの保全を行なう
ためにゼロよりも幾分大きい電圧が必要となる。

ＣＰＵｌ０Ｉからデータバッファ１０３へ送られたデー
タは、データバスを介してメモリアレイ１０７へ送られ
る。データはまた、メモリアレイ１０７からデータバス
１１３とデータバッファ！０３とを介してｃｐｕ　ｉ　
ｏ　ｔへ反対方向へ流れることもできる。データバス１
１３に沿ったデータの流れの方向は、制御バス１１５を
介して制御バッファ１０４に接続されている制御論理１
１４によって制御される。更に、制御論理１１４は、メ
モリアレイ１０７の適宜の読取りまたは書込み入力部に
読取りまたは書込み信号を出力する。制御論理１１４は
また、システムの既知の特性及び正しい順序づけに必要
な既知の遅れに基づいて読取りまたは書込み信号を出力
する場合に遅れを制御することもできる。更に、待ちラ
イン１１８によって示すように、ＣＰＵｌ０Ｉは、待ち
信号を制御論理１１４へ出力して、順序づけを制御する
ことができる。

一般的には、サイクルは、新たなアドレスがアドレスバ
ス１１７に置かれると開始される。アドレスは、パワー
ゲート１０５のアドレスデコーダまたはプログラマブル
アレイ論理により認識される。

パワーゲート１０５におけるアドレスデコーダまたはプ
ログラマブルアレイ論理は、アドレスに対応するデータ
の特定のブロックと関連するパワーゲ−）　１０５を起
動する（第１図において、ブロックは、ＲＡＭチップ１
０８　、１０９　、１１０及び１１１の１つである）、
あるいは、ＰＡＬ１０１３をアドレスバスの代りにパワ
ーゲート１０５に接続して、選択されたＲＡＭチップが
、低電力入力部１０８ｂ、１０９ｂ、　１１０ｂ及び１
１１ｂの代りに高電力入力部１０８ａ、　１０９ａ、１
１０ａ及び１ｌｌａから電力を受けるようにすることが
できる。あるいはまた、メモリブロックは別の電源入力
部を有する単一チップにあるようにすることもできる０
次に、ブロックまたはチップと関連する読取りまたは書
込み信号が、ソフトウェアまたはハードウェアを介して
わずかに遅れて選択され、ブロックは、アクセスされる
前に、作動電力を受けることができるようにしている０
次に、読取りまたは書込み信号は、選択されたメモリ素
子または素子群へ通される。メモリ素子または素子群は
次に、読取りまたは書込み信号を受け、データバス１１
３にあるデータまたはデータバス＋１３に出力されるデ
ータを適宜処理する。新しいアドレスがアドレスバス１
０７に置かれまたはアドレスバス１０７がクリアされる
とただちに、メモリ素子または素子群への作動電力は、
ＰＡＬＩＯＥＩ及びパワーゲート１０５によってデイセ
レクトされる。メモリ素子がアクセスされていないとき
には、回路を作動させるのに必要とされるものよりも低
いが、記憶されるデータの保全を行なうには十分低い電
力に、低電力入力部１０８ｂ、　１０９ｂ、１１０ｂ及
び１１１ｂから保持される（あるいは利用されている特
定のメモリ装置によっては電力のない状態に保持される
）。

上記したように、選択パワーゲーティング法は、種々の
装置とともに、種々の異なる回路構成に利用することが
できる。メモリに関しては、種々のタイプのメモリ素子
を、選択パワーゲーティング回路及び方法とともに適宜
利用することができる。かかるメモリ素子の１つとして
、記憶された情報の一体性を保持するのに電圧を必要と
する揮発性（マｏｌａｔｉｌｅ）電子メモリがある。上
記したように、選択ハワーゲーティングは、アレイにお
いてアクセスされるべき特定のメモリ素子に選択パワー
ゲーティングを介して作動電力を読取りまたは書込みサ
イクルの際に提供し、次にこれらの電子メモリ素子を、
記憶された情報を保全するが利用する電力は小さい低エ
ネルギ待機状態に復帰させる０選択パワーゲーティング
方及び回路は、第１図の実施例に示すように別体をなす
チップに関して利用することができ、あるいは単一のメ
モリセルまでダウ。ンした一層小さいメモリ素子の一層
小さい群をパワーセレクト（ｐｏｗｅｒ　５ｅｌｅｃｔ
）またはデイセレクトすることができるように、メモリ
チップに組込むことができる。

選択パワーゲーティング法及び回路は、電池。

コンデンサまたはパワーセル（ｐｏｗｅｒ　ｃａｌｌ）
によって供給される電圧ポテンシャル（マｏｌｔａｇｅ
ｐｏｔｅｎｔｉａｌ）によりデータを保持する非揮発性
（ｎｏｎ−マｏｌａｔｉｌｅ）電子メモリにも適用する
ことができる。この場合には１作動電力は、読取りまた
は書込みサイクルの際に、アレイにおいてアクセスされ
るべき特定のメモリ素子に、選択パワーゲーティングを
介して供給され、これらの特定の電子メモリ素子はデー
タ保持のために電圧ポテンシャル状態に復帰される。

選択パワーゲーティング法及び回路は、読取り専用メモ
リ（例えば、ＲＯＭ’、　ＰＲＯＮ、　ＥＦＲＯＭ及び
ＥＥＰＲＯＭ）装置に適用することができる。読取り専
用メモリ装置は、情報の一体性を保持するのに電圧を必
要としない、しかしながら、データをアクセスするのに
電力を利用する０選択パワーゲーティング法によれば、
電力は、読取リサイクルの際に、アレイにおいてアクセ
スされるべき特定のメモリ素子に選択パワーゲーティン
グ回路を介して提供することができ、次に、サイクルが
終了した後に特定のメモリ素子への電力の供給を止める
ことができる。

次に第２図について説明すると、第２図は１本発明の好
ましい実施例に従って構成された揮発性メモリの部分機
能ブロック図である。待機電源電流または低エネルギ待
ち状態を有する揮発性電子メモリにおいては、作動電力
または供給電流は、アクセスしようとするメモリまたは
メモリ群へ選択的にゲーティングされる（ｇａｔｅｄ）
　ｅ静的ランダムアクセスメモリの場合には、チップの
アレイは、データを保持するのに十分な待機電源電流に
保持されている。第２図に示すように、作動電源２０１
は、ＰＡＬ２０２に接続され、ＰＡＬ２０２は、メモリ
装置２０４に接続されている。待機抵抗器２０３が、電
源２０１　とメモリ２０４の電力入力部との間に接続さ
れ、作動電力がメモリ２０４へ印加されるのをＰＡＬ２
０２が阻止するときに、低エネルギ待機状態のために待
機電源電流を与える。　ＰＡＬ２０２は、電源の機能を
制御するために使用中にデコードされるアドレスをＣＰ
Ｕ２０５から受ける。メモリ２０４へまたはメモリから
データを運ぶための、パワーゲート、制御論理、バッフ
ァ及びバスに関する第１図に示す別の回路は、電力を実
際にゲーティングするＰＡＬ以外は説明を簡潔にするた
めに説明を省いであるが、この機能は、一般には、ＰＡ
Ｌの制御の下でパワーゲートにより行なわれる。

特定のチップをアクセスしようとするとき、即ち、該チ
ップに対する読取りまたは書込みを行なおうとするとき
には、チップはアドレスによって識別される。このアド
レスは、作動電源電流（ｏｐｅｒａｔｉｎｇ　ｐｏｗｅ
ｒ　５ｕｐｐｌｙ　ｃｕｒｒｅｎｔ）を該チップへ通す
ＰＡＬ２０２のゲートを起動する。チップはパワーアッ
プされると、読取りまたは書込みを行なうことができる
。チップの書込みまたは読取りが行なわれると、作動電
源電流はデイセレクトされ、チップを待機電源電流へ戻
す。

アクセスされていないときには、アレイのチップの残り
のものは、待機電源電流に保持されているので、電力消
費の節約及び発熱の減少をもたらすとともに、低電源要
求を満たすことができる。

第２図に示すように、作動電源電流を指向させる（ｄｉ
ｒｅｃｔ）のに使用されるゲートは、アクセスされるべ
きチップを表わすアドレスでプログラム化されるＰＡＬ
チップである。読取りまたは書込み信号を選択されたチ
フブヘ供給して上記したような適宜の遅れを得るために
、他のゲートまたはスイッチが必要である。

選択パワーゲーティング法とともに使用することができ
る静的ランダムアクセスメモリの一例として、モトロー
ラ（Ｍｏｔｏｒｏｌａ）のＭＣＭ２Ｏ１８Ｈ２０４８ｘ
８ピント静的ランダムアクセスメモリがある。このチッ
プの作動電源電流は１３５ａ＋Ａであり、待機電流はわ
ずかに２０峰である。これにより、作動電源電流ではな
く待機電流でシステムのメモリチップの幾つかまたは全
てを作動させることができ、電力の著しい節約を行なう
ことができる０選択パワーゲートは、ＣＹ８Ｃ３２２チ
ップのようなＰＡＬチップその他広く入手することがで
きるＰＡＬチップを介して実行することができる。使用
される特定のＰＡＬチウプは、用途によって選択される
。

次に、第３図について説明する。第３図には、不揮発性
電子メモリを利用して本発明に従って構成されたシステ
ムが、参照番号３００で示されている。不揮発性電子メ
モリは、エネルギまたは電流の動的流（ｋｉｎｅｔｉｃ
　ｆｌｏｗ）によってではなく、メモリ素子への電圧ポ
テンシャルの保持によりデータを保持する。システム３
００は、ＰＡＬ３０２に接続された作動電源３０１を備
えている。　ＰＡＬ３０２は、メモリ素子３０７と内部
電圧ポテンシャル即ち電源３０６とを有するメモリ装置
３０４に接続されている。

ＰＡＬ３０２はまた、アドレスをＰＡＬ３０２へ伝える
ことができるようにＣＰＵ３０５に接続されている。第
２因に関して上記したように、第１図に示す、パワーゲ
ートをはじめとする補助回路は、実質上、説明が省略さ
れている０作動電源３０１は、ＰＡＬ３０２を介してメ
モリ３０７ヘゲーテイングされる。　ＣＰＵ３０５がア
ドレスをＰＡＬ３０２へ送ると、ＰＡＬ３０２は、作動
電力を作動電源３０１から適宜のメモリ素子へ供給する
。

特定のメモリがアドレスされていない場合には、該メモ
リは、電源即ち電圧ポテンシャル３０６によって内部に
生ずるデータ保持電圧に保持される。

不揮発性ランダムアクセスメモリにより、チップのアレ
イは、電池、コンデンサまたはパワーセルによってデー
タ保持電圧に保持することができる。特定のチップをア
クセスしようとする（即ち、チップに対する読取りまた
は書込みが行なわれる）場合に、チップはアドレスによ
って識別される。このアドレスは、作動電源電流を該チ
ップへ通すゲートを起動する。チップはパワーアップさ
れると、読取りまたは書込みを行なうことができる。そ
の後、チップの書込みまたは読取りが行なわれると、チ
ップをデータ保持電圧に戻すことにより、作動電源電流
はデイセレクトされる。

アクセスされていないときにはアレイのチップの残りの
ものは、データ保持電圧に保持されているので、電力消
費の節約及び発熱の減少をもたらすとともに、低電源要
求を満たすことができる。

作動電源電流を指向させるのに使用されるゲートは、ア
クセスされるべきチップを表わすアドレスでプログラム
化されるＰＡＬチップとすることができる。第２図に関
して上記したように、読取りまたは書込み信号を選択さ
れたチップへ適宜の遅れ時間をもって通すために、他の
ゲートまたはスイフチが必要である。好ましい実施例に
おいては、不揮発性メモリ回路は、グリニッジインスト
ルメンツ（Ｇｒｅｅｎｗｉｃｈ　Ｉｎｓｔｒｕｍｅｎｔ
ｓ）のＧＲ３２８１３２Ｋｘ８ビット不揮発性ＲＡＭを
使用して実施することができる。このチップは、ゲート
をラッチ状態に保持するように、必要な電圧ポテンシャ
ルを提供するオン−ボード（ｏｎ−ｂｏａｒｄ）リチウ
ムパワーセルを介してデータ保持電圧を得る。この好ま
しい実施例においては、データ保持電圧ポテンシャルは
、コンデンサまたはパワーセルによって一層にメモリ素
子のアレイに与えられる。別のＰＡＬチップまたは個別
の論理回路も適宜使用することができるが、ＣＹ８Ｃ３
２２ＰＡＬチップが本実施例において使用するのに適し
ている。

上記したように、選択パワーゲーティング法及び回路は
、データを電力なしで保持する読取り専用メモリ、プロ
グラマブル読取り専用メモリ及び消去可能プログラマブ
ル読取り専用メモリ装置に適用することができる。

次に、第４図について説明する。第４図には、本発明に
従って構成された、選択パワーゲーティングシステムが
参照番号４００で示されている０回路４００は、作動電
源４０１　、　ＰＡＬチップ４０２、メモリ４０４及び
ＣＰＵ４０５を備えている。この方法においては、電力
は、メモリをアクセスする前に必要な場合にのみ、メモ
リ４０４に印加される。この実施例においては、メモリ
のデータは、電力なしで保持される。しかしながら、低
発熱及び低エネルギ要求は、電力を選択的にゲーティン
グすることにより達成される。

本発明は、電力選択ゲートの目的を履行するのに使用す
ることができる種々の論理装置を使うことができる。あ
る履行の場合には、プログラマブルアレイ論理の代りに
同等の論理を使用する。別の履行の場合には、電力信号
の通路を提供するのに論理素子に対して外部のスイッチ
を使用する。

読取り信号、書込み信号またはイネーブル信号が半導体
メモリに到達する前に、アドレスが電力選択ゲートを起
動することができるように関連信号の順序づけとタイミ
ング調整とを行なう種々の異なる方法が可能となる。特
定の例として、ラッチバッファリング及びインバータバ
ッファリングのようなバッファリング、ＣＰＵを介して
得られるタイミング並びにコンデンサまたはチャンネル
パスレングスの遅れに関する他の技術がある。

エネルギ消費における一層の節約は、作動及び待機電源
にパルス電流または交流電流を使用することにより行な
うことができる。これにより、システムに必要なエネル
ギと発熱を更に少なくすることができる。選択パワーゲ
ーティング技術は、パスノ迅速性（ｐａｔｈ　ｒｅａｄ
ｉｎｅｓｓ）を確保する手段として、全てのアドレス、
データ、信号及び電力ラインのタイダウン（ｔｉｅ−ｄ
ｏｗｎ）電流を使用し、かつ、大量消去スキーム（ｍａ
ｓｓ　ｅｒａｓｕｒｅ　Ｓｃｈｅｍａ）の一部として一
層徹底した電流要求を使用することができる。アドレス
指定スキーム（ａｄｄｒｅｓｓｉｎｇｓｃｈｅｍｅ）の
変更により、選択パワーゲーティング法に従って電力を
低減させることができる。特に、アドレス指定スキーム
は、［メモリの混交（ｍｅｍｏｒｙ　ｉｎｔｅｒｗｅａ
ｖｅ）におけるように］論理的シーケンシャル半導体メ
モリ素子の物理的アクセスを分配する方法として、アド
レスバスにおけるビット割当て（ｂｉｔ　ａｓｓｉｇｎ
ｍｅｎｔ）の変更（ｉｎｖｅｒｓｉｏｎ）またはマツピ
ング（＋＊ａｐｐｉｎｇ）を有することができる。これ
は、並行アクセス手段としてキャッシュメモリ手段にお
いて使用されるような、高速メモリにおいて特に有用で
ある。更に、ラッチバッファリングを利用して、アドレ
ス及びデータバスの少なくとも一方の幅を拡げることが
できる。アドレス指定スキームの別の変更としては、仮
想アドレス指定のようなマツピングスキームがあり、論
理アドレスは素子の信頼性と保全を確保するために半導
体メモリ素子の物理的アドレスと余分なアドレス指定ス
キームに対応しない、半導体メモリ素子は、任意の態様
で取付けることができる。公知の方法の例としては、印
刷回路板、表面取付け、基板または本取付は技術及びパ
ッケージ取付けがある。

選択パワーゲーティング装置と方法は、種々の冷却技術
に関して利用することができる０例えば、液体、気体ま
たは固体を利用して、冷却がメモリ素子の作動に重要と
なっている半導体メモリ素子及び過冷却（ｓｕｐｅｒ−
ｃｏｏｌｅｄ）素子の領域から熱を除去するものがある
０選択パワーゲーティング法は、特定の半導体メモリ素
子または技術とは結びつかない、この方法は、非晶質シ
リコン、ひ化ガリウム、薄膜被着技術、結晶及び成長技
術、特に、選択パワーゲーティングが可能な半導体メモ
リ素子の緻密装填に適用することができる。

選択パワーゲーティング法は、電力選択ゲートを起動す
ることができるアドレスを得ることができるあらゆる装
置に適用することができる。メモリ装置の場合には、選
択パワーゲーティング法は、電力選択ゲートに関して読
取り、書込み、イネーブルまたはセレクト信号の使用を
必要とする。第５図は、ｃｐυ５０１からＰＡＬ５０２
へ送られるアドレスに基づく種々の信号の制御と、ゲー
ト５０４．５０５及び５０Ｂによるメモリ５０３への作
動電力、読取り信号及び書込み信号のゲーティングを示
す回路５００を示す０選択パワーゲーティングは、低エ
ネルギ状態におけるメモリ素子を起動して、そこに含ま
れるデータを改悪する（ｃｏｒｒｕｐｔｉｎｇ）のを防
止するために、読取り信号、書込み信号及びイネーブル
信号のゲーティングを行なうための、幾つかの従来の半
導体メモリ素子における必要性を識別する。第５図は、
この重要な問題を取扱うための方法の１つを示す、これ
らの改悪信号はまた、大量消去または安全スキームの一
部として積極的に使用することができる。

選択パワーゲーティング法はまた、プログラマブルアレ
イ論理装置のような論理コントローラの制御の下で、１
つ以上の半導体メモリ素子に対する信号の管理を行なう
のにも適している。

第６図について説明すると、第６図には、ｃｐｕｅｏｌ
、ＰＡＬ８０２、及びメモリ８０３ａ、６０３ｂ、ｅ　
＊　＊　８０３ｎを含む、本発明に従って構成された回
路８００が示されている。この実施例においては、単一
のＰＡＬ８０２が、多数の異なるメモリを制御し、異な
るメモリは、異なるチップの場合のように物理的に別体
をなしていてもよく、あるいはＰＡＬを組込んだチップ
の内部マツピングスキームによって分８されても、ある
いはＰＡＬから分子していてもよい。

次に、本発明の好ましい実施例に従って構成されたコン
ピュータシステム７００を示す第７図について説明する
。コンピュータシステム７００は、ＣＰＵ７旧と、アド
レスデコーダまたはＰＡＬ７０２．別体をなすＲＡＭチ
ップ７０３ａ、７０３ｂ、７０３ｃ、　　番ｅ　＊　７
０３ｎを含むメモリと、電源７０７と、ＲＡＭチップに
対応する数のパワーゲート７０８ａ、７０８ｂ、７０８
ｃｅ　ｍ　曇７０８ｎとを備えている。制御バス７０４
とデータバス７０５とが、ｃｐｕ７ｏｔとメモリ７０３
とを接続している。アドレスバス７０６は、ＣＰＵ７０
１をＰＡＬ７０２とメモリ７０３に接続している。ＰＡ
Ｌ７０２は、電源７０７からパヮーゲー）　７０８ａ、
７０８ｂ、７０８ｃ＊　ｅ　＊　７Ｑ８ｎを介してメモ
リチップ７０３ａ、７０３ｂ、７０３ｃｅ　＊　＊　７
０３ｎへの作動電圧Ｖｃｃの印加を制御する。このよう
にして、ＰＡＬ７０２とパワーゲート７０８ａ−７０８
ｎとは、メモリチップ７０３ａ−７０３ｎのそれぞれへ
の電力の選択的供給を制御する。

（効果） 以上のように、電力の選択ゲーティングは、回路を使用
しようとするときにのみ作動電力を特定の回路に供給す
るのに使用することができ、しかもこの回路を、使用し
ない場合には、オフ状態または低エネルギ待ち状態もし
くは待機状態にして装置の電力消費及び発熱を少なくす
るように使用することができる、この方法は、正しく機
能するために、常に全作動電力状態に保持する必要のな
い装置での使用に適している。

ロボット及びアンドロイド（ａｎｄｒｏｉｄ）タイプの
装置における電力の選択ゲーティングは、特定の電子機
能体を実行させようとするときにのみこれらの機能体に
作動電力を供給し、実行されていない場合には機能体へ
の作動電圧を遮断しまたは機能体を低エネルギ状態また
は待機状態に置くことができる。

コンピュータシステムにおける電力消費及び熱の発生を
少なくする手段としての選択パワーゲーティングは、大
型メインフレームコンピュータにも適用することができ
る。特定の回路、　ｃｐｕ及び論理アレイは、使用しよ
うとするときにオンにされ、使用していないときに待ち
状態または待機状態に置かれたままオフにされる。これ
は、木質的にかなりの熱を発生する高速コンピュータに
おいて特に必要である。実際に、多くの大型メインフレ
ームコンピュータは、熱フィン（ｆｉｎ）及１／ファン
を含む冷却装置によって容積の大部分が占められている
。

選択パワーゲーティングにより、これまでよりも有意に
大きいメモリ容量をもった小型で持運ぶことのできる製
品をつくることができる０本発明によれば、発熱を小さ
く押えることができる結果、充填密度を高めることによ
りサイズを小さくすることができるので、電子クリップ
ボード、電子書籍、ポータプルのポケットコンピュータ
及びポケットメインフレームコンピュータのような種々
の製品を実現することができる。

また１選択パワーゲーティングによれば、レーザディス
ク、直接アクセス記憶装置（ＤＡＳＤ）、テープドライ
ブ、フロッピーディスクドライブ及びハードディスクド
ライブのような現存する大量記憶装置と置きかえること
ができる特に大容量の静的ＲＡＭをつくることができる
０選択パワーゲーティングはまた、多くの用途において
、現存する電子半導体メモリに代ることができる０選択
パワーゲーティングにより、フロッピーディスク、磁気
テープまたはレーザーディスクのような記憶媒体と代る
ことができるカートリッジまたはカードをつくることが
できる。更に、選択パワーゲーティング法によれば、実
質上制限のないメモリ容量装置への道を切開く幾つかの
冷却及び過冷却技術が可能となる。

また、選択パワーゲーティングは、病院、工場及び行政
機関を完全に自動化するのに十分な容量を持つメモリを
提供するのにも有用である０選択パワーゲーティング法
によって可能となったメモリ容量と回路の複雑性の増加
により、ロボットの製造と人工知能の創造とが可能とな
る。

選択パワーゲーティング技術を含む回路により、書類、
刊行物、書籍、雑誌及び新聞の代替物として作用すると
ともに１発熱を最小限度に押えることが特に重要な医学
装置及び設備において使用することができる製品を提供
することが可能となる。更にまた、選択パワーゲーティ
ング法は、本発明により得ることができる大容量及び高
速のメモリによって可能となる、娯楽、防衛及び医療産
業用のホログラフィック電話及び３次元レーザープロジ
ェクタのような、３次元画像処理において使用すること
ができる６本発明のより得ることができる製品はまた、
電気製品、工具、玩具、照明器具、宝石類及び車両のよ
うな、種々の対象物に広範に組込むことができる０本発
明により得られる物は、更に、カップ、靴、衣類、壁体
その他の不活性な物体に取入れて、ロボット及び地域社
会管理システムの操作に必要な情報（ｉｎｔｅｌｌｉｇ
ｅｎｔｅｎｖｉｒｏｎ■ｅｎｔ）を提供することができ
る。更にまた、本発明を利用した製品は、写真フィルム
及び印画紙、オーディオ及びビデオレコーダ及びフィル
ムの代りに使用することができる０本発明に基づいて新
たに開発されるものは、情報の記憶及び使用中に多くの
変更が行なわれる防衛、医療及び娯楽の分野において用
いることができる。

本発明の上記目的が有効に達成されることは、上記記載
から明らかである。また、本発明の精神と範囲とから逸
脱することなく上記構成に変更を加えることができるの
で、上記説明は全て単なる例示であって、何ら限定的な
意味に解されるべきではない。

特許請求の範囲は、本発明のあらゆる特徴及び言語上の
問題として脱落しているかもしれない本発明の範囲の全
ての事項を包含するものである。

【図面の簡単な説明】

第１図は本発明に従って構成されたコンピュータシステ
ムのブロック図、第２図は本発明の好ましい実施例に従
って構成された揮発性メモリの部分ブロック図、第３図
は本発明に従って構成された不揮発性メモリ回路の部分
ブロック図、第４図は本発明に従って構成された読取り
専用メモリタイプのメモリ回路の部分ブロック図、第５
図はメモリの種々の信号を制御する態様を示す概略線図
、第６図は本発明に従って構成されたメモリアレイのブ
ロック図、第７図は本発明に従って構成されたコンピュ
ータシステムのブロック図である。 １００　・φ・コンピュータシステム、１０１　−　−
　−　　ＣＰＵ　　、 １０２　　・争番アドレスバッファ、 １０３　命・拳データバッファ、 １０４　・・・制御バッファ、 １０５　　・ψ会パワーゲート、 ！０６１１ＩＩ・ＰＡＬまたはアドレスデコーダ１０７
＠・・メモリアし・イ １０８〜１１１−争・ＰＡＭチップ １０８ａ〜１１１ａ・すｅ高電力入力部１０８ｂ　Ｎ１
１ｌｂ・ｅφ低電力入力部１１２　　・・・アドレスバ
ス １１３　・・・データバス １１４　・・・制御論理 １１５　・・Ｏ制御バス １１６１・待ちライン １１７　　・Φ・アドレスバス ２０！　・φ・作動電源 ２０２　・・・ＰＡＬ ２０３　・・Φ待機抵抗器 ２０４　　争・舎メモリ装置 （２０５・壷・ＣＰＵ ３００　φ・Φコンピュータシステム ３０１　　・Φ番作動電源 ３０２　・・・ＰＡＬ ３０５　拳−−ｃｐｕ ３０８　・・・内部電源 ３０７　φ拳・メモリ素子 ４００　・拳・選択パワーゲーティングシステム４０１
　・・・作動電源 ４０２−−φＰＡＬチップ ４０４　・・・メモリ ４０５−−−　ＣＰＵ ５００　・・・回路 ５０１−−−　ＣＰｔ１ ５０２　・・・ＰＡＬ ５０３　　・・・メモリ ５０４〜５０６Ｉ・・ゲート ８００　　Φφ会回路 ８０１　・―会ＣＰυ ８０２　・Φ・ＰＡＬ ６０３ａ〜６０３ｎ・・Φメモリ ７００−−Φコンピュータシステム ７０１−−−　ＣＰＵ ７０２　・・ΦＰＡＬ ７０３＠・・メモリ ７０３ａ〜７０３ｎ・・・ＲＡＭチップ７０４　　・Φ
会コントロールバス ７０５　　・・番データバス ７０７　・・會電源 ７０８ａ〜７０８ｎ−・−パワーゲート特許出願人　　
　ドナルド・ニス０スターン図面の浄昏 ミ　　　　　　＼起 ＼ ＦＩＧ、２ 手続補正書（自発） 昭和６３年５月９日 特許庁長官　　小　川　　邦　夫　　殿１、事件の表示 昭和６３年特許願第６０６６３号 ２、発明の名称 選択パワーゲーティング装置 ３、補正をする者 事件との隔　特許出願人 ドナルド・ニス・スターン ４、代　理　人 ５、補正の対象

Claims (3)

【特許請求の範囲】
1. （１）読取りまたは書込み用の外部装置に接続自在であ
   り、かつ、制御回路とメモリ回路とを有するとともに高
   い活性レベルとデータを保持するのに必要な低い保持レ
   ベルとの少なくとも２つのレベルのそれぞれで電力を受
   けるようになっている少なくとも２つのブロックを備え
   たメモリ装置へ電源手段から電力を提供する選択パワー
   ゲーティング装置において、 低い保持レベルの電力を全てのブロックに供給する手段
   と、 高いレベルの電力を必要とするメモリ装置の所定のブロ
   ックを識別するように外部装置に接続された検出手段と
   、 通常はブロックへの高い活性レベルの電力の供給を阻止
   し、かつ、メモリ装置のブロックの作動に必要なときに
   は識別されたブロックへ高いレベルの電力を選択的に供
   給するように検出手段と電源手段に接続されたパワーゲ
   ーティング手段とを備え、 少なくとも２つのブロックのそれぞれにはメモリ装置の
   全電力消費が低減するように高い活性レベルの電力が必
   要なときを除いて通常は低い保持レベルにおいて電力が
   供給されることを特徴とする選択パワーゲーティング装
   置。
2. （２）高い作動電力レベルとデータの保全に必要な低い
   保持電力レベルとの２つの異なる電力レベルを別々に受
   けるようになっている少なくとも２つのメモリ部分を有
   する情報記憶用のメモリ手段と、 メモリ手段に対するデータ処理とデータの移動を制御す
   るようにメモリ手段に接続された処理手段と、 電力を高い作動電力レベルと低いデータ保持レベルでメ
   モリ手段に供給するようになっている電力供給手段と、 高い作動電力レベルを必要とするメモリ手段の所定のメ
   モリ部分を識別するように処理手段に接続された検出手
   段と、 検出手段によって識別されない少なくとも２つのメモリ
   部分への低い保持レベルの電力の供給を阻止せずに通常
   はメモリ部分への高い作動電力レベルの電力の供給を阻
   止し、かつ、所定のメモリ部分の作動に必要なときには
   メモリ手段の識別された所定のメモリ部分へ高い作動電
   力レベルの電力を選択的に供給するように電源手段、検
   出手段及びメモリ手段に接続されたパワーゲーティング
   手段とを備え、メモリ手段の電力消費を低減させること
   を特徴とする選択パワーゲーティングコンピュータシス
   テム。
3. （３）読取りまたは書込み用の外部装置に接続自在であ
   り、かつ、制御回路及び高い活性レベルとデータを保持
   するのに必要な低い保持レベルとの少なくとも２つのレ
   ベルの電力を受けるようになっているメモリ回路を有す
   る少なくとも２つのブロックを備えたメモリ装置へ電源
   手段から電力を提供する選択パワーゲーティング装置に
   おいて、低い保持レベルの電力を全てのブロックに供給
   する手段と、 高い活性レベルの電力を必要とするメモリ装置の所定の
   ブロックを識別するように外部装置に接続された検出手
   段と、 検出手段によって識別されない少なくとも２つのブロッ
   クの少なくともメモリ回路への低い保持レベルの電力の
   供給を阻止せずに通常はブロックのメモリ回路への高い
   活性レベルの電力の供給を阻止し、かつ、識別された所
   定のブロックのメモリ回路へ高いレベルの電力を選択的
   に供給するように検出手段と電源手段に接続されたパワ
   ーゲーティング手段とを備え、 少なくとも２つのブロックのそれぞれのメモリ回路には
   メモリ装置の全電力消費が低減するように高い活性レベ
   ルの電力が必要なときを除いて低い保持レベルにおいて
   電力が供給されることを特徴とする選択パワーゲーティ
   ング装置。