JPH02264571A - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JPH02264571A JPH02264571A JP1086314A JP8631489A JPH02264571A JP H02264571 A JPH02264571 A JP H02264571A JP 1086314 A JP1086314 A JP 1086314A JP 8631489 A JP8631489 A JP 8631489A JP H02264571 A JPH02264571 A JP H02264571A
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- 230000015654 memory Effects 0.000 claims abstract description 71
- 230000004044 response Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、映像信号処理回路に関する。
（従来の技術）
例えば液晶眼鏡をかけて映像を立体的にみることができ
るようにするために、液晶眼鏡の左眼側と右眼側とを交
互にシャッターをかけて必ず一方側で映像をみるように
し、そのために例えば左眼側を開く場合は右眼側を閉じ
ることで、まず左眼側で映像を見て、つぎに左眼側を閉
じて右眼側を開いて右眼側で映像を見るというように、
左眼と右眼とで交互に映像を見て立体的に映像を見るも
のである。このようにして映像を立体的に見ることがで
きるようにするために、従来から入力映像信号の２倍の
速度で出力映像信号を出力する処理する映像信号処理回
路が提案されている。
るようにするために、液晶眼鏡の左眼側と右眼側とを交
互にシャッターをかけて必ず一方側で映像をみるように
し、そのために例えば左眼側を開く場合は右眼側を閉じ
ることで、まず左眼側で映像を見て、つぎに左眼側を閉
じて右眼側を開いて右眼側で映像を見るというように、
左眼と右眼とで交互に映像を見て立体的に映像を見るも
のである。このようにして映像を立体的に見ることがで
きるようにするために、従来から入力映像信号の２倍の
速度で出力映像信号を出力する処理する映像信号処理回
路が提案されている。
第４図は従来例の映像信号処理回路の回路図である。第
４図において、入力映像信号ＳｔはＡ／Ｄ変換器２と同
期分離回路４とのそれぞれに与えられる。Ａ／Ｄ変換器
２に与えられた入力映像信号Ｓ！はそこでデジタルの入
力映像信号に変換される。同期分離回路４に与えられた
入力映像信号Ｓ１は、そこで垂直同期信号Ｓ２と水平同
期信号Ｓ３とを分離される。分離された垂直同期信号Ｓ
２と水平同期信号Ｓ３とは、それぞれフィールド判別回
路６と書き込みタイミング発生部８とに与えられる。フ
ィールド判別回路６からは各同期信号Ｓ２．Ｓ３に同期
した！フレーム分を１周期とするフレーム信号Ｓ４が出
力される一方、書き込みタイミング発生部８からは同じ
く各同期信号Ｓ２．８３に同期したタイミング信号（ク
ロック信号を含む）Ｓ５が生成出力される。書き込み制
御部１０は、書き込みタイミング信号発生部８からのタ
イミング信号Ｓ５の入力に応答して書き込み制御信号Ｓ
６をフレームメモリ１２に出力する。
４図において、入力映像信号ＳｔはＡ／Ｄ変換器２と同
期分離回路４とのそれぞれに与えられる。Ａ／Ｄ変換器
２に与えられた入力映像信号Ｓ！はそこでデジタルの入
力映像信号に変換される。同期分離回路４に与えられた
入力映像信号Ｓ１は、そこで垂直同期信号Ｓ２と水平同
期信号Ｓ３とを分離される。分離された垂直同期信号Ｓ
２と水平同期信号Ｓ３とは、それぞれフィールド判別回
路６と書き込みタイミング発生部８とに与えられる。フ
ィールド判別回路６からは各同期信号Ｓ２．Ｓ３に同期
した！フレーム分を１周期とするフレーム信号Ｓ４が出
力される一方、書き込みタイミング発生部８からは同じ
く各同期信号Ｓ２．８３に同期したタイミング信号（ク
ロック信号を含む）Ｓ５が生成出力される。書き込み制
御部１０は、書き込みタイミング信号発生部８からのタ
イミング信号Ｓ５の入力に応答して書き込み制御信号Ｓ
６をフレームメモリ１２に出力する。
一方、Ａ／Ｄ変換器２から出力されたデジタル入力映像
信号Ｓ１’は、書き込み制御部ｌＯからのフレームメモ
リ１２に対する書き込み制御信号Ｓ６の入力に応答して
そのフレームメモリ１２内の対応するアドレス位置に書
き込まれる。読み出し制御部１４は、読み出しタイミン
グ信号発生部１６からのタイミング信号（クロック信号
を含む）Ｓ７の入力に応答して書き込み制御信号Ｓ６の
２倍の速度の読み出し制御信号Ｓ８を出力する。そして
、フレームメモリ１２に書き込まれたデジタル入力映像
信号Ｓ１′は、フレームメモリ１２に対する読み出し制
御部１４からの読み出し制御信号Ｓ８の入力に応答して
そのフレームメモリ１２から読み出される。フレームメ
モリ１２がら読み出されたデジタル入力映像信号Ｓｌ’
はデジタル出力映像信号Ｓ９’としてＤ／Ａ変換器１８
に与えられるとともに、そこでＤ／Ａ変換されてアナロ
グの出力映像信号Ｓ９に変換されて出力される。
信号Ｓ１’は、書き込み制御部ｌＯからのフレームメモ
リ１２に対する書き込み制御信号Ｓ６の入力に応答して
そのフレームメモリ１２内の対応するアドレス位置に書
き込まれる。読み出し制御部１４は、読み出しタイミン
グ信号発生部１６からのタイミング信号（クロック信号
を含む）Ｓ７の入力に応答して書き込み制御信号Ｓ６の
２倍の速度の読み出し制御信号Ｓ８を出力する。そして
、フレームメモリ１２に書き込まれたデジタル入力映像
信号Ｓ１′は、フレームメモリ１２に対する読み出し制
御部１４からの読み出し制御信号Ｓ８の入力に応答して
そのフレームメモリ１２から読み出される。フレームメ
モリ１２がら読み出されたデジタル入力映像信号Ｓｌ’
はデジタル出力映像信号Ｓ９’としてＤ／Ａ変換器１８
に与えられるとともに、そこでＤ／Ａ変換されてアナロ
グの出力映像信号Ｓ９に変換されて出力される。
以上のようにしてフレームメモリ１２に対しての入力映
像信号Ｓ１の書き込み制御と出力映像信号Ｓ９の読み出
し制御とが行われる。つまり、上記の入力映像信号Ｓ１
の書き込みと出力映像信号Ｓ９の読み出しとの制御にあ
っては、入力映像信号Ｓ１の！フレーム分の時間と出力
映像信号Ｓ９の２フレーム分のそれとが同じになるよう
に制御され、しかもその出力映像信号Ｓ９の２フレーム
分には、入力映像信号Ｓ１の１フレーム分情報が２回繰
り返されるようになっている。詳しく言えば第５図（ａ
）に示すように入力映像信号Ｓｌの１フレーム分ＦＯの
映像情報が第１フィールドＡ１、第２フィールドＡ２で
構成されている場合に、第５図（ｂ）に示すように出力
映像信号Ｓ９の各フレーム分Ｆｌ、Ｆ２の映像情報は、
いずれも第１フィールドＡＩ、第２フィールドＡ２とな
っている。そして、右眼側では第１フレームＦ１の第１
フィールドＡｔと第２フィールドＡ２との映像を、左眼
側では第２フレームＦ２の第１フィールドＡＩと第２フ
ィールドＡ２との映像をそれぞれ見る。
像信号Ｓ１の書き込み制御と出力映像信号Ｓ９の読み出
し制御とが行われる。つまり、上記の入力映像信号Ｓ１
の書き込みと出力映像信号Ｓ９の読み出しとの制御にあ
っては、入力映像信号Ｓ１の！フレーム分の時間と出力
映像信号Ｓ９の２フレーム分のそれとが同じになるよう
に制御され、しかもその出力映像信号Ｓ９の２フレーム
分には、入力映像信号Ｓ１の１フレーム分情報が２回繰
り返されるようになっている。詳しく言えば第５図（ａ
）に示すように入力映像信号Ｓｌの１フレーム分ＦＯの
映像情報が第１フィールドＡ１、第２フィールドＡ２で
構成されている場合に、第５図（ｂ）に示すように出力
映像信号Ｓ９の各フレーム分Ｆｌ、Ｆ２の映像情報は、
いずれも第１フィールドＡＩ、第２フィールドＡ２とな
っている。そして、右眼側では第１フレームＦ１の第１
フィールドＡｔと第２フィールドＡ２との映像を、左眼
側では第２フレームＦ２の第１フィールドＡＩと第２フ
ィールドＡ２との映像をそれぞれ見る。
（発明が解決しようとする課題）
ところで、上記従来例の映像信号処理回路にあっては、
フレームメモリ１２に対する入力映像信号Ｓｌ’の書き
込みタイミングと、出力映像信号８９′の読み出しタイ
ミングとは互いに無関係に行われているから、第５図（
ｂ）の第２フレームＦ２の第１フィールドＡＩに示すよ
うに本来であれば、その第１フィールドＡ１にはそのフ
ィールドＡｔのすべてで当該第１フィールドＡＩが構成
されるべきであるのに、第５図（ａ）のフレームＦＯの
つぎのフレームの第１フィールドＢｌの情報が含まれて
くることがある。これは、フレームメモリ１２に第５図
（ａ）のフレームＦ３の第１フィールドＢｌが書き込ま
れる途中のときは、前のフレームＦＯの第１フィールド
Ａ１が残っているが、その場合に読み出し速度が書き込
み速度の２倍であるためにその第１フィールドＢ１の途
中までの読み出しののちに、第１フィールドＡＩの分が
読み出されてしまうからである。このような場合は、そ
の映像が例えば動画であれば、ｌフレーム前の映像情報
と１フレーム後の映像情報とが同一の映像中に入ってく
るので、その動画が非常に見づらくなるという課題があ
る。
フレームメモリ１２に対する入力映像信号Ｓｌ’の書き
込みタイミングと、出力映像信号８９′の読み出しタイ
ミングとは互いに無関係に行われているから、第５図（
ｂ）の第２フレームＦ２の第１フィールドＡＩに示すよ
うに本来であれば、その第１フィールドＡ１にはそのフ
ィールドＡｔのすべてで当該第１フィールドＡＩが構成
されるべきであるのに、第５図（ａ）のフレームＦＯの
つぎのフレームの第１フィールドＢｌの情報が含まれて
くることがある。これは、フレームメモリ１２に第５図
（ａ）のフレームＦ３の第１フィールドＢｌが書き込ま
れる途中のときは、前のフレームＦＯの第１フィールド
Ａ１が残っているが、その場合に読み出し速度が書き込
み速度の２倍であるためにその第１フィールドＢ１の途
中までの読み出しののちに、第１フィールドＡＩの分が
読み出されてしまうからである。このような場合は、そ
の映像が例えば動画であれば、ｌフレーム前の映像情報
と１フレーム後の映像情報とが同一の映像中に入ってく
るので、その動画が非常に見づらくなるという課題があ
る。
（課題を解決するための手段）
本発明は上記課題を解決するためになされたものであっ
て、それぞれ入力映像信号の１フレーム分の書き込み可
能なメモリサイズの第１および第２フレームメモリと、
前記各フレームメモリに対する入力映像信号の書き込み
の制御を行う書き込み制御部と、前記各フレームメモリ
に書き込まれている入力映像信号をその入力映像信号の
書き込み速度の２倍の読み出し速度で読み出し制御する
読み出し制御部と、前記各フレームメモリのそれぞれか
ら読み出された入力映像信号を、入力された映像出力切
換信号の状態反転に応答して出力映像信号として交互に
切り換えて出力する映像用ノｊ切換スイッチと、入力映
像信号から分離された垂直同期信号と、その入力映像信
号のフレーム信号とに基づいて入力映像信号の１フレー
ム分が到来する毎に前記両フレームメモリを交互に書き
込み禁止、書き込み許容状態にする書き込み許容信号を
出力して面記両フレームメモリを交互に書き込み禁止と
書き込み許容状態とにする一方、一方のフレームメモリ
に任意のフレームの第２フィールドを古き込み中で、他
方のフレームメモリにその任意のフレームの次のフレー
ムの第１フィールドを書き込み中に前記一方のフレーム
メモリ内の前記任意のフレームが読み出されるように前
記映像出力切換信号をその状態を制御して出力するデー
タ制御部とを具備したことを特徴としている。
て、それぞれ入力映像信号の１フレーム分の書き込み可
能なメモリサイズの第１および第２フレームメモリと、
前記各フレームメモリに対する入力映像信号の書き込み
の制御を行う書き込み制御部と、前記各フレームメモリ
に書き込まれている入力映像信号をその入力映像信号の
書き込み速度の２倍の読み出し速度で読み出し制御する
読み出し制御部と、前記各フレームメモリのそれぞれか
ら読み出された入力映像信号を、入力された映像出力切
換信号の状態反転に応答して出力映像信号として交互に
切り換えて出力する映像用ノｊ切換スイッチと、入力映
像信号から分離された垂直同期信号と、その入力映像信
号のフレーム信号とに基づいて入力映像信号の１フレー
ム分が到来する毎に前記両フレームメモリを交互に書き
込み禁止、書き込み許容状態にする書き込み許容信号を
出力して面記両フレームメモリを交互に書き込み禁止と
書き込み許容状態とにする一方、一方のフレームメモリ
に任意のフレームの第２フィールドを古き込み中で、他
方のフレームメモリにその任意のフレームの次のフレー
ムの第１フィールドを書き込み中に前記一方のフレーム
メモリ内の前記任意のフレームが読み出されるように前
記映像出力切換信号をその状態を制御して出力するデー
タ制御部とを具備したことを特徴としている。
（作用）
映像出力切換スイッチに対して一方のフレームメモリに
メモリされている入力映像信号を読み出す状態の映像出
力切換信号が入力されると、映像出力切換スイッチは当
該一方のフレームメモリには任意の第１フレームの第２
フィールドの書き込み中で、他方のフレームメモリには
第１フレームの次の第２フレームの第１フィールドの書
き込み中に、当該第１フレームが読み出される。同様に
して、映像出力切換スイッチに対して他方のフレームメ
モリにメモリされている入力映像信号を読み出す状態の
映像出力切換信号が入力されると、映像出力切換スイッ
チは当該他方のフレームメモリには第２フレームの第２
フィールドの書き込み中で、一方のフレームメモリには
第２フレームの次の第３フレームの第１フィールドの書
き込み中に、当該第２フレームが読み出される。
メモリされている入力映像信号を読み出す状態の映像出
力切換信号が入力されると、映像出力切換スイッチは当
該一方のフレームメモリには任意の第１フレームの第２
フィールドの書き込み中で、他方のフレームメモリには
第１フレームの次の第２フレームの第１フィールドの書
き込み中に、当該第１フレームが読み出される。同様に
して、映像出力切換スイッチに対して他方のフレームメ
モリにメモリされている入力映像信号を読み出す状態の
映像出力切換信号が入力されると、映像出力切換スイッ
チは当該他方のフレームメモリには第２フレームの第２
フィールドの書き込み中で、一方のフレームメモリには
第２フレームの次の第３フレームの第１フィールドの書
き込み中に、当該第２フレームが読み出される。
したがって、フレームメモリに対して入力映像信号の書
き込みのタイミングと、その入力映像信号を出力映像信
号として読み出すタイミングとが非同期であってら、ま
た、入力映像信号の乱れなどがあってもそれに影響され
ることなく、映像信号は順次に読み出されることになっ
て、映像が例えば動画であっても自然に再生することが
できる。
き込みのタイミングと、その入力映像信号を出力映像信
号として読み出すタイミングとが非同期であってら、ま
た、入力映像信号の乱れなどがあってもそれに影響され
ることなく、映像信号は順次に読み出されることになっ
て、映像が例えば動画であっても自然に再生することが
できる。
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第１図は本発明の実施例に係る映像信号処理回路の回路
図であり、第２図は第１図において本発明の特徴となる
回路＋Ｍ成をより具体的に示す図であり、第３図は第１
図および２５２図に示される回路の動作説明に供するタ
イミングチャートである。
図であり、第２図は第１図において本発明の特徴となる
回路＋Ｍ成をより具体的に示す図であり、第３図は第１
図および２５２図に示される回路の動作説明に供するタ
イミングチャートである。
これらの図において、従来例の映像信号処理回路を構成
する部分と同一の部分については同一の符号を付すとと
もに、同一の符号に係る部分についての説明は省略する
。
する部分と同一の部分については同一の符号を付すとと
もに、同一の符号に係る部分についての説明は省略する
。
本実施例において従来例と異なる構成はつぎの通りであ
る。
る。
すなわち、本実施例の映像信号処理回路は、フレームメ
モリを第１および第２のフレームメモリ１２１．１２２
の２つで構成するとともに、新たに第３図に示される具
体構成を有するデータ制御部２０と、このデータ制御部
２０の出力に応答して両フレームメモリ１２１．１２２
から読み出された出力映像信号を切り換え出力する映像
出力切換スイッチ２２とを設けたことに特徴を有してい
る。
モリを第１および第２のフレームメモリ１２１．１２２
の２つで構成するとともに、新たに第３図に示される具
体構成を有するデータ制御部２０と、このデータ制御部
２０の出力に応答して両フレームメモリ１２１．１２２
から読み出された出力映像信号を切り換え出力する映像
出力切換スイッチ２２とを設けたことに特徴を有してい
る。
第１図を参照して説明するように、第１および第２フレ
ームメモリ１２１，１２２はそれぞれデータ制御部２０
からの第１、第２書き込み許容信号Ｓ１０．Ｓｉｔでデ
ジタル入力映像信号８１′の書き込みの許容または禁止
を制御される。つまり、第１書き込み許容信号ＳＩＯが
ハイレベルのときは、第２書き込み許容信号Ｓｌｌはロ
ーレベルとなり、そして、第１書き込み許容信号ＳｌＯ
がハイレベルのときは第１フレームメモリ１２１にデジ
タル入力映像信号Ｓｌ’の書き込みが許容され、第２書
き込み許容信号Ｓｌｌがハイレベルのときは第２フレー
ムメモリ１２２にデジタル入力映像信号Ｓｌ’の書き込
みが許容される。
ームメモリ１２１，１２２はそれぞれデータ制御部２０
からの第１、第２書き込み許容信号Ｓ１０．Ｓｉｔでデ
ジタル入力映像信号８１′の書き込みの許容または禁止
を制御される。つまり、第１書き込み許容信号ＳＩＯが
ハイレベルのときは、第２書き込み許容信号Ｓｌｌはロ
ーレベルとなり、そして、第１書き込み許容信号ＳｌＯ
がハイレベルのときは第１フレームメモリ１２１にデジ
タル入力映像信号Ｓｌ’の書き込みが許容され、第２書
き込み許容信号Ｓｌｌがハイレベルのときは第２フレー
ムメモリ１２２にデジタル入力映像信号Ｓｌ’の書き込
みが許容される。
データ制御部２０は同期分離回路４からのアナログ入力
映像信号Ｓｔに同期した垂直同期信号Ｓ２と、フィール
ド判別回路６からのフレーム信号Ｓ４と、読み出しタイ
ミング発生部１６から与えられる、出力映像信号Ｓ９に
同期した読み出しタイミング信号Ｓ７との入力に応答し
て上記書き込み許容信号ＳＩＯ，Ｓｌｌと、映像出力切
換スイッチ２２への映像出力切換信号８１２とを出力す
る。
映像信号Ｓｔに同期した垂直同期信号Ｓ２と、フィール
ド判別回路６からのフレーム信号Ｓ４と、読み出しタイ
ミング発生部１６から与えられる、出力映像信号Ｓ９に
同期した読み出しタイミング信号Ｓ７との入力に応答し
て上記書き込み許容信号ＳＩＯ，Ｓｌｌと、映像出力切
換スイッチ２２への映像出力切換信号８１２とを出力す
る。
つぎに、第２図に示される本発明の要部の詳細な回路構
成を第３図のタイミング発生部トを参照してその動作と
ともに説明すると、まず、同期分離回路４からの垂直同
期信号Ｓ２と、フィールド判別回路６からのフレーム信
号Ｓ４とがデータ制御部２０のＡＮＤ回路２４に与えら
れることで、そのＡＮＤ回路２４からはフレームクロッ
ク信号Ｓ１３が出力される。このフレームクロック信号
Ｓ１３は直接、第１Ｄ型フリツプフロツプ２６のクロッ
ク端子ＯＫに加えられる一方、インバータ２Ｂを介して
第２Ｄ型フリツプフロツプ３０のクリア端子ＣＬに与え
られる。これにより、第１Ｄ型フリツプフロツプ２６は
フレームクロック信号Ｓ１３の入力毎にその出力端子Ｑ
、Ｑから互いに状態（ハイレベルとローレベルとの状態
）が反転する第１および第２書き込み許容信号ｓｔｏ、
ｓ１１をそれぞれ出力する。つまり、ｉフレーム毎に第
１フレームメモリ１２１と第２フレームメモリ＋２２と
にデジタル入力映像信号Ｓ＋’が交互にその書き込みを
許容される。
成を第３図のタイミング発生部トを参照してその動作と
ともに説明すると、まず、同期分離回路４からの垂直同
期信号Ｓ２と、フィールド判別回路６からのフレーム信
号Ｓ４とがデータ制御部２０のＡＮＤ回路２４に与えら
れることで、そのＡＮＤ回路２４からはフレームクロッ
ク信号Ｓ１３が出力される。このフレームクロック信号
Ｓ１３は直接、第１Ｄ型フリツプフロツプ２６のクロッ
ク端子ＯＫに加えられる一方、インバータ２Ｂを介して
第２Ｄ型フリツプフロツプ３０のクリア端子ＣＬに与え
られる。これにより、第１Ｄ型フリツプフロツプ２６は
フレームクロック信号Ｓ１３の入力毎にその出力端子Ｑ
、Ｑから互いに状態（ハイレベルとローレベルとの状態
）が反転する第１および第２書き込み許容信号ｓｔｏ、
ｓ１１をそれぞれ出力する。つまり、ｉフレーム毎に第
１フレームメモリ１２１と第２フレームメモリ＋２２と
にデジタル入力映像信号Ｓ＋’が交互にその書き込みを
許容される。
第２Ｄ型フリツプフロツプ３０はそのクロック端子ＣＫ
に垂直同期信号Ｓ２が入力されるが、インバータ２８を
介してＡＮＤ回路２４からのフレームクロック信号Ｓ１
３がクリア端子ＣＬに入力されるため、その第２Ｄ型フ
リツプフロツプ３０は垂直同期信号Ｓ２の周期毎に状態
が反転するフィールド信号Ｓ１４を出力する。このフィ
ールド信号Ｓ１４は、１フレーム中の書き込みフィール
ドが第１フィールドであるか第２フィールドであるかの
判別するための信号として用いられるもので、実施例て
ばフィールド信号Ｓ１４がハイレベルのときはデジタル
入力映像信号Ｓｌ’の第１フィールドが両フィールド１
２１，１２２に書き込み中であり、ローレベルのときは
デジタル入力映像信号Ｓｌ’の第２フィールドか書き込
み中であることを示している。
に垂直同期信号Ｓ２が入力されるが、インバータ２８を
介してＡＮＤ回路２４からのフレームクロック信号Ｓ１
３がクリア端子ＣＬに入力されるため、その第２Ｄ型フ
リツプフロツプ３０は垂直同期信号Ｓ２の周期毎に状態
が反転するフィールド信号Ｓ１４を出力する。このフィ
ールド信号Ｓ１４は、１フレーム中の書き込みフィール
ドが第１フィールドであるか第２フィールドであるかの
判別するための信号として用いられるもので、実施例て
ばフィールド信号Ｓ１４がハイレベルのときはデジタル
入力映像信号Ｓｌ’の第１フィールドが両フィールド１
２１，１２２に書き込み中であり、ローレベルのときは
デジタル入力映像信号Ｓｌ’の第２フィールドか書き込
み中であることを示している。
第１Ｄ型フリツプフロツプ２Ｇからの第２書き込み許容
信号Ｓ１１が第３Ｄ型フリツプフロツプ３２の入力端子
りに与えられると、第３Ｄ型フリツプフロツプ３２は書
き込みメモリ信号Ｓ１５を出力し、第２Ｄ型フリツプフ
ロツプ３０からのフィールド信号ＳＩ４は第４Ｄ型フリ
ツプフロツプ３４の入力端子りに与えられると、第４Ｄ
型フリツプフロツプ３４は書き込みフィールド信号９１
６を出力する。
信号Ｓ１１が第３Ｄ型フリツプフロツプ３２の入力端子
りに与えられると、第３Ｄ型フリツプフロツプ３２は書
き込みメモリ信号Ｓ１５を出力し、第２Ｄ型フリツプフ
ロツプ３０からのフィールド信号ＳＩ４は第４Ｄ型フリ
ツプフロツプ３４の入力端子りに与えられると、第４Ｄ
型フリツプフロツプ３４は書き込みフィールド信号９１
６を出力する。
この書き込みメモリ信号Ｓ１５と書き込みフィールド信
号Ｓ＋６とが排他的論理和回路３６に与えられることで
、その排他的論理和回路３６からは映像出力切換信号Ｓ
＋２が映像出力切換スイッチ２２に与えられる。
号Ｓ＋６とが排他的論理和回路３６に与えられることで
、その排他的論理和回路３６からは映像出力切換信号Ｓ
＋２が映像出力切換スイッチ２２に与えられる。
映像出力切換スイッチ２２は、映像出力切換信号Ｓ１２
の入力に応答して、第１および第２フレームメモリ１２
１，１２２から読み出されるデジタル出力映像信号Ｓ９
’が時間的に正しい並びの出力映像信号Ｓ９’ となる
ようにその出力映像信号Ｓ９’を切り換えて出力する。
の入力に応答して、第１および第２フレームメモリ１２
１，１２２から読み出されるデジタル出力映像信号Ｓ９
’が時間的に正しい並びの出力映像信号Ｓ９’ となる
ようにその出力映像信号Ｓ９’を切り換えて出力する。
上記構成において、第２書き込み許容信号Ｓ１１が期間
ＷＴＩに示すようにハイレベルとなっていて第２フレー
ムメモリ１２２に対するデジタル入力映像信号Ｓｌ’の
書き込みが許容されているときは、第１書き込み許容信
号ＳＩＯはその期間ＷＴＩにおいてはローレベルとなっ
ていて第１フレームメモリ１２＋に対するデジタル入力
映像信号Ｓｌ′の書き込みは禁止されている。したがっ
て、第３図（ｆ２） （ｍ ）に示すように第１フレー
ムメモリ１２１に対する書き込みは禁止、第２フレーム
メモリ１２０に対する書き込みは許容されてその第２フ
レームメモリ１２０には第１フレームＦ１の第１フィー
ルドＡｔと第２フィールドＡ２とがそれぞれ書き込まれ
ることになる。そして、第２書き込み許容信号Ｓｌｌが
期間ＷＴ２に示すようにローレベルとなっていて第２フ
レームメモリ１２２に対するデジタル入力映像信号Ｓｌ
’の書き込みが禁止されているときは、第１書き込み許
容信号ＳＩＯはその期間ＷＴ２においてはハイレベルと
なっていて第１フレームメモリ１２１に対するデジタル
入力映像信号Ｓｌ’の書き込みは許容されている。した
がって、同じく第３図（Ｑ）（ｍ）に示すように第１フ
レームメモリ１２１に対する書き込みは許容されてつぎ
のフレームＦ２の第１フィールドＢ１と第２フィールド
Ｂ２とがそれぞれ書き込まれる一方、第２フレームメモ
リ１２０に対する書き込みは禁止されることになる。
ＷＴＩに示すようにハイレベルとなっていて第２フレー
ムメモリ１２２に対するデジタル入力映像信号Ｓｌ’の
書き込みが許容されているときは、第１書き込み許容信
号ＳＩＯはその期間ＷＴＩにおいてはローレベルとなっ
ていて第１フレームメモリ１２＋に対するデジタル入力
映像信号Ｓｌ′の書き込みは禁止されている。したがっ
て、第３図（ｆ２） （ｍ ）に示すように第１フレー
ムメモリ１２１に対する書き込みは禁止、第２フレーム
メモリ１２０に対する書き込みは許容されてその第２フ
レームメモリ１２０には第１フレームＦ１の第１フィー
ルドＡｔと第２フィールドＡ２とがそれぞれ書き込まれ
ることになる。そして、第２書き込み許容信号Ｓｌｌが
期間ＷＴ２に示すようにローレベルとなっていて第２フ
レームメモリ１２２に対するデジタル入力映像信号Ｓｌ
’の書き込みが禁止されているときは、第１書き込み許
容信号ＳＩＯはその期間ＷＴ２においてはハイレベルと
なっていて第１フレームメモリ１２１に対するデジタル
入力映像信号Ｓｌ’の書き込みは許容されている。した
がって、同じく第３図（Ｑ）（ｍ）に示すように第１フ
レームメモリ１２１に対する書き込みは許容されてつぎ
のフレームＦ２の第１フィールドＢ１と第２フィールド
Ｂ２とがそれぞれ書き込まれる一方、第２フレームメモ
リ１２０に対する書き込みは禁止されることになる。
なお、期間ＷＴ３以降についても同様であるからその説
明は省略する。
明は省略する。
このようにして、結局、第１フレームメモリＩ２１と第
２フレームメモリ１２２とにはそれぞれ入力映像信号Ｓ
Ｉ′が、その各フレーム毎に交互に書き込まれることと
なる。
２フレームメモリ１２２とにはそれぞれ入力映像信号Ｓ
Ｉ′が、その各フレーム毎に交互に書き込まれることと
なる。
つぎに、このようにして、書き込まれた入力映像信号ｓ
ｔ’は、第３図（ｎ）（ｏ）に示すように読み出しタイ
ミング発生部Ｉ６からの読み出しタイミング信号Ｓ７の
入力に応答する読み出し制御部１４からの読み出し制御
信号Ｓ８により読み出されるのであるが、映像出力切換
スイッチ２２はデータ制御部２０からの映像出力切換信
号Ｓ１２に応答してその接点Ｃが第１フレームメモリ１
２１側の接点Ａと第２フレームメモリ１２２側の接点Ｂ
との間を切り換えられるようになっている。
ｔ’は、第３図（ｎ）（ｏ）に示すように読み出しタイ
ミング発生部Ｉ６からの読み出しタイミング信号Ｓ７の
入力に応答する読み出し制御部１４からの読み出し制御
信号Ｓ８により読み出されるのであるが、映像出力切換
スイッチ２２はデータ制御部２０からの映像出力切換信
号Ｓ１２に応答してその接点Ｃが第１フレームメモリ１
２１側の接点Ａと第２フレームメモリ１２２側の接点Ｂ
との間を切り換えられるようになっている。
したがって、映像出力切換信号Ｓ＋２がハイレベルのと
きは、接点Ｃは接点Ｂ側に切り換えられることにより、
第２フレームメモリ１２２にメモリされているフレーム
Ｆ１を構成する第【フィールドＡ１と第２フィールドＡ
２からなるデジタル入力映像信号Ｓｌ’が第３図（０）
に示すようにデジタル出力映像信号Ｓ９’として接点Ｃ
を介してＤ／Ａ変換器１８に与えられることになる。こ
のデジタル出力映像信号Ｓ９’は、Ｄ／Ａ変換器１８で
Ｄ／Ａ変換されて第３図（ｂ）のように所定の配列で並
んだ状態で順次Ｄ／Ａ変換されて出力されることとなる
。また、つぎに、映像出力切換信号Ｓ１２がローレベル
のときは、接点Ｃは接点Ａ側に切り換えられることによ
り、第１フレームメモリ１２１にメモリされているフレ
ームＦ２を構成する第１フィールドＢ１と第２フィール
ドＢ２からなるデジタル入力映像信号Ｓｌ’が第３図（
ｎ）に示すようにデジタル出力映像信号Ｓ９’として接
点Ｃを介してＤ／Ａ変換器１８に与えられることになる
。このデジタル出力映像信号Ｓ９′は、Ｄ／Ａ変換器１
８でＤ／Ａ変換されて４′５３図（ｂ）のように所定の
配列で並んだ状態で順次Ｄ／Ａ変換されて出力されるこ
ととなる。
きは、接点Ｃは接点Ｂ側に切り換えられることにより、
第２フレームメモリ１２２にメモリされているフレーム
Ｆ１を構成する第【フィールドＡ１と第２フィールドＡ
２からなるデジタル入力映像信号Ｓｌ’が第３図（０）
に示すようにデジタル出力映像信号Ｓ９’として接点Ｃ
を介してＤ／Ａ変換器１８に与えられることになる。こ
のデジタル出力映像信号Ｓ９’は、Ｄ／Ａ変換器１８で
Ｄ／Ａ変換されて第３図（ｂ）のように所定の配列で並
んだ状態で順次Ｄ／Ａ変換されて出力されることとなる
。また、つぎに、映像出力切換信号Ｓ１２がローレベル
のときは、接点Ｃは接点Ａ側に切り換えられることによ
り、第１フレームメモリ１２１にメモリされているフレ
ームＦ２を構成する第１フィールドＢ１と第２フィール
ドＢ２からなるデジタル入力映像信号Ｓｌ’が第３図（
ｎ）に示すようにデジタル出力映像信号Ｓ９’として接
点Ｃを介してＤ／Ａ変換器１８に与えられることになる
。このデジタル出力映像信号Ｓ９′は、Ｄ／Ａ変換器１
８でＤ／Ａ変換されて４′５３図（ｂ）のように所定の
配列で並んだ状態で順次Ｄ／Ａ変換されて出力されるこ
ととなる。
（発明の効果）
以上説明したことから明らかなように本発明によれば、
２つのフレームメモリに交互にフレーム単位の入力映像
信号を書き込み、一方のフレームメモリに任意のフレー
ムの第２フィールドを書き込み中で、他方のフレームメ
モリにその任意のフレームの次のフレームの第１フィー
ルドを書き込み中に前記一方のフレームメモリ内の前記
任意のフレームが読み出されるように映像出力切換スイ
ッチで交互に書き込んだ入力映像信号を読み出すように
したから、映像が例えば動画であっても、ｌフレーム前
の映像情報と１フレーム後の映像情報とが同一の映像中
に入ってくることがなくなり、その動画を見やすくする
ことができる。
２つのフレームメモリに交互にフレーム単位の入力映像
信号を書き込み、一方のフレームメモリに任意のフレー
ムの第２フィールドを書き込み中で、他方のフレームメ
モリにその任意のフレームの次のフレームの第１フィー
ルドを書き込み中に前記一方のフレームメモリ内の前記
任意のフレームが読み出されるように映像出力切換スイ
ッチで交互に書き込んだ入力映像信号を読み出すように
したから、映像が例えば動画であっても、ｌフレーム前
の映像情報と１フレーム後の映像情報とが同一の映像中
に入ってくることがなくなり、その動画を見やすくする
ことができる。
第１図ないし第３図は本発明の実施例に係り、ｆｆ１１
図は同実施例に係る映像信号処理回路の回路図、第２図
は第１図の要部の具体回路図、第３図は動作説明に供す
るタイミングチャートである。 第４図および第５図は従来例に係り、第４図は従来例に
係る映像信号処理回路の回路図、第５図は同従来例の動
作説明に供する映像信号の図である。 ２０・・・データ制御部、２２・・・映像出力切換スイ
ッチ、Ｉ２１・・・第１フレームメモリ、１２２・・・
第２フレームメモリ。
図は同実施例に係る映像信号処理回路の回路図、第２図
は第１図の要部の具体回路図、第３図は動作説明に供す
るタイミングチャートである。 第４図および第５図は従来例に係り、第４図は従来例に
係る映像信号処理回路の回路図、第５図は同従来例の動
作説明に供する映像信号の図である。 ２０・・・データ制御部、２２・・・映像出力切換スイ
ッチ、Ｉ２１・・・第１フレームメモリ、１２２・・・
第２フレームメモリ。
Claims (1)
- （１）それぞれ入力映像信号の１フレーム分の書き込み
可能なメモリサイズの第１および第２フレームメモリと
、前記各フレームメモリに対する入力映像信号の書き込
みの制御を行う書き込み制御部と、前記各フレームメモ
リに書き込まれている入力映像信号をその入力映像信号
の書き込み速度の２倍の読み出し速度で読み出し制御す
る読み出し制御部と、前記各フレームメモリのそれぞれ
から読み出された入力映像信号を、入力された映像出力
切換信号の状態反転に応答して出力映像信号として交互
に切り換えて出力する映像出力切換スイッチと、入力映
像信号から分離された垂直同期信号と、その入力映像信
号のフレーム信号とに基づいて入力映像信号の１フレー
ム分が到来する毎に前記両フレームメモリを交互に書き
込み禁止、書き込み許容状態にする書き込み許容信号を
出力して前記両フレームメモリを交互に書き込み禁止と
書き込み許容状態とにする一方、一方のフレームメモリ
に任意のフレームの第２フィールドを書き込み中で、他
方のフレームメモリにその任意のフレームの次のフレー
ムの第１フィールドを書き込み中に前記一方のフレーム
メモリ内の前記任意のフレームが読み出されるように前
記映像出力切換信号をその状態を制御して出力するデー
タ制御部とを具備したことを特徴とする映像信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086314A JP2567698B2 (ja) | 1989-04-04 | 1989-04-04 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1086314A JP2567698B2 (ja) | 1989-04-04 | 1989-04-04 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264571A true JPH02264571A (ja) | 1990-10-29 |
| JP2567698B2 JP2567698B2 (ja) | 1996-12-25 |
Family
ID=13883374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1086314A Expired - Fee Related JP2567698B2 (ja) | 1989-04-04 | 1989-04-04 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567698B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773097A (ja) * | 1992-12-31 | 1995-03-17 | Hyundai Electron Ind Co Ltd | 高画質テレビジョンのメモリアドレスコントロールおよびディスプレイ装置 |
| JP2014033248A (ja) * | 2012-08-01 | 2014-02-20 | Ricoh Co Ltd | 撮像装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853826A (ja) * | 1981-09-25 | 1983-03-30 | Matsushita Electric Ind Co Ltd | 液相エピタキシヤル成長方法 |
| JPS62159068U (ja) * | 1986-03-31 | 1987-10-08 | ||
| JPS6346091A (ja) * | 1986-08-13 | 1988-02-26 | Nippon Hoso Kyokai <Nhk> | 立体テレビジヨン方式 |
-
1989
- 1989-04-04 JP JP1086314A patent/JP2567698B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853826A (ja) * | 1981-09-25 | 1983-03-30 | Matsushita Electric Ind Co Ltd | 液相エピタキシヤル成長方法 |
| JPS62159068U (ja) * | 1986-03-31 | 1987-10-08 | ||
| JPS6346091A (ja) * | 1986-08-13 | 1988-02-26 | Nippon Hoso Kyokai <Nhk> | 立体テレビジヨン方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773097A (ja) * | 1992-12-31 | 1995-03-17 | Hyundai Electron Ind Co Ltd | 高画質テレビジョンのメモリアドレスコントロールおよびディスプレイ装置 |
| JP2014033248A (ja) * | 2012-08-01 | 2014-02-20 | Ricoh Co Ltd | 撮像装置 |
| US9596408B2 (en) | 2012-08-01 | 2017-03-14 | Ricoh Company, Limited | Image capturing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567698B2 (ja) | 1996-12-25 |
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