JPH0225963A - Inter-processor communication system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のマイクロプロセッサ等のプロセッサから
構成されるマルチプロセッサシステムにおけるプロセッ
サ間通信方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an inter-processor communication system in a multiprocessor system comprising a plurality of processors such as microprocessors.
一般に、複数のプロセッサを含むマルチプロセッサシス
テムにおいて、共通な信号線を使用して任意のプロセッ
サ間で通信を行わせる場合、信号線上で複数の通信が重
ならないようにする必要がある。このため、従来におい
ては、複数のプロセッサのうちの特定のプロセッサを通
信の制御用プロセッサに定め、制御用プロセッサ以外の
プロセッサが他のプロセッサと通信する場合には、先ず
制御用プロセッサに通信したい旨の要求を出し、この要
求が許可されて初めて実際の通信を開始するようにして
いる。このときの−船釣な通信シーケンスを第４図に示
す。Generally, in a multiprocessor system including a plurality of processors, when communication is performed between arbitrary processors using a common signal line, it is necessary to prevent multiple communications from overlapping on the signal line. For this reason, conventionally, a specific processor among multiple processors is designated as the communication control processor, and when a processor other than the control processor communicates with another processor, it is first necessary to communicate to the control processor. request, and actual communication begins only after this request is granted. FIG. 4 shows a typical communication sequence at this time.
第４図において、プロセッサ１０−ｎが制御用プロセッ
サとして定められたプロセッサである。In FIG. 4, a processor 10-n is a processor defined as a control processor.
制御用プロセッサ１０−ｎから他のプロセッサ１０−２
．１０−１への通信ｆｉｌ、 ＋２１は制御用プロセッ
サ自体が送信元となるので通信要求や通信許可の手続き
は不要であり、制御用プロセッサ１０ｎ以外のプロセッ
サ１０−１．１０−２が送信元となる通信＋３１． ＋
４１． ＋５１の場合は、全て制御用プロセッサ１０−
ｎに対し通信要求を出し、通信許可を得てから通信が行
われる。From the control processor 10-n to other processors 10-2
．． For communication fil, +21 to 10-1, the control processor itself becomes the sender, so there is no need for communication request or communication permission procedures, and processors 10-1 and 10-2 other than the control processor 10n are the sender. Naru communication +31. +
41. +51, all control processors 10-
After issuing a communication request to n and obtaining communication permission, communication is performed.
（発明が解決しようとする課題〕
しかしながら、このように複数のプロセッサのうちの特
定のプロセッサを制御用プロセッサとする従来の方式で
は、制御用に割り当てられたプロセッサに負荷が集中す
る。(Problems to be Solved by the Invention) However, in the conventional system in which a specific processor among a plurality of processors is used as a control processor, the load is concentrated on the processor assigned for control.
そこで本発明の目的は、特定のプロセッサに通信管理の
為の負荷が集中しないように構成されたプロセッサ間通
信方式を提供することにある。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide an inter-processor communication system configured so that the load for communication management is not concentrated on a specific processor.
本発明のプロセッサ間通信方式は、上記の目的を達成す
るために、複数のプロセッサが共通の信号線を介して相
互に通信可能に接続され、且つ、前記複数のプロセッサ
のうちの１つのプロセッサが前記信号線を使用したプロ
セッサ間通信の全体的な管理を行うプロセッサ間通信方
式において、前記信号線を使用したプロセッサ間通信の
全体的な管理を行う機能を複数のプロセッサに持たせ、
現にプロセッサ間通信の全体的な管理を行っているプロ
セッサが該管理の区切りの良い時点で他のプロセッサに
対しプロセッサ間通信の全体的な管理を行う制御権を移
すように構成される。In order to achieve the above object, the inter-processor communication system of the present invention provides a method in which a plurality of processors are connected to each other via a common signal line so as to be able to communicate with each other, and one processor among the plurality of processors is In an inter-processor communication method for overall management of inter-processor communication using the signal line, a plurality of processors are provided with a function for overall management of inter-processor communication using the signal line,
The processor currently in charge of overall management of inter-processor communication is configured to transfer the control right to perform overall control of inter-processor communication to another processor at a good point in time when the management ends.
本発明のプロセッサ間通信方式においては、複数のプロ
セッサがプロセッサ間通信の全体的な管理を行う機能を
持ち、成る１つのプロセッサが現にその管理を行ってい
る場合においてその管理の区切りの良い時点になると、
そのプロセッサから他のプロセッサにプロセッサ間通信
の全体的な管理を行う制御権が移される。In the inter-processor communication method of the present invention, when a plurality of processors have a function of overall management of inter-processor communication, and one processor is currently performing the management, a good point in time between the management Then,
Control is transferred from that processor to another processor for overall management of interprocessor communications.
次に、本発明の実施例について図面を参照して詳細に説
明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明のプロセッサ間通信方式を適用したマル
チプロセッサシステムの一例を示すブロック図である。FIG. 1 is a block diagram showing an example of a multiprocessor system to which the inter-processor communication system of the present invention is applied.
この実施例のマルチプロセッサシステムは、ｎ台のプロ
セッサ１０−１〜１０−ｎで構成されている。本実施例
では各プロセッサ１０−１〜１０−ｎがプロセッサ間通
信の全体的な管理を行う機能を具備しているが、成る時
点ではそのうちの１台のみがその機能を実行するもので
ある。The multiprocessor system of this embodiment is composed of n processors 10-1 to 10-n. In this embodiment, each of the processors 10-1 to 10-n has a function for overall management of inter-processor communication, but only one of them executes this function at the time of completion.
各プロセッサ１０−１〜１０−ｎは、内部のパラレルな
データをシリアルなデータに変換して送出し、その反対
に外部から入力されるシリアルなデータをパラレルなデ
ータに変換するシリアルインクフェイス回路１１−１〜
１１−ｎを有し、また外部に送受信バッファ回路１５−
１〜１５−ｎが付加されている。そして、シリアルイン
クフェイス回路１１−１〜１１−ｎの入力端子および出
力端子は受信データ信号＆１１２−１〜１２−ｎおよび
送信データ信号線１３−１〜１３−ｎにより送受信バッ
ファ回路１５−１〜１５−ｎに接続されている。この送
受信バッファ回路１５−１〜１５−ｎは、プロセッサ１
０−１〜１０−ｎから送受信切り替え信号線１４−１〜
１４−ｎに出される信号によって送信側あるいは受信側
に切り替えることが可能である。Each processor 10-1 to 10-n converts internal parallel data into serial data and sends it out, and conversely, a serial ink face circuit 11 converts externally input serial data into parallel data. -1~
11-n, and an external transmitting/receiving buffer circuit 15-n.
1 to 15-n are added. The input terminals and output terminals of the serial ink face circuits 11-1 to 11-n are connected to the transmitting/receiving buffer circuits 15-1 to 15-n by receiving data signals &112-1 to 12-n and transmitting data signal lines 13-1 to 13-n. 15-n. The transmitting/receiving buffer circuits 15-1 to 15-n are connected to the processor 1.
Transmission/reception switching signal line 14-1~ from 0-1~10-n
It is possible to switch to the transmitting side or the receiving side by a signal issued to 14-n.
各プロセッサ１０−１〜１０−ｎは、外部に設けられた
３本の信号線、すなわちデータ信号線２０、同期クロッ
ク信号線２１および調停信号線２２に接続される。デー
タ信号線２０は、プロセッサ１０−１〜１０−ｎ間で送
受信されるデータやコマンド等がシリアルに伝送される
信号線であり、同期クロック信号線２１は各プロセッサ
１０−１〜１０−ｎ内に設けられたシリアルインクフェ
イス回路１１−１〜１１−ｎが同期して動作することを
保証する為の同期クロックを供給する信号線である。こ
の実施例では、プロセッサ１０−ｎ内のシリアルインタ
フェイス回路１１−ｎで発生させた同期クロックを同期
クロック信号線２１に取り出し、これを他のプロセッサ
１０−１等に供給している。なお、外部に同期クロック
源を設け、全てのプロセッサがその同期クロック源から
同期クロック信号線２１を介して供給される同期クロッ
クを取り込むようにしても良いことは勿論のことである
。また、調停信号線２２は、現に制御用プロセッサでな
いプロセッサが他のプロセッサに送信を行いたいことを
現制御用プロセッサに通知する為の信号線である。従っ
て、制御用プロセッサでは調停信号線２２上のレベルを
入力しており、制御用プロセッサでないプロセッサは調
停信号線２２に論理“０″或いは１”のレベルを出力し
ている。なお、各プロセッサ１０−１〜１０−ｎは図示
しないシステムバスにも接続されるものである。Each of the processors 10-1 to 10-n is connected to three externally provided signal lines, namely, a data signal line 20, a synchronous clock signal line 21, and an arbitration signal line 22. The data signal line 20 is a signal line through which data, commands, etc. sent and received between the processors 10-1 to 10-n are serially transmitted, and the synchronous clock signal line 21 is connected to each processor 10-1 to 10-n. This is a signal line that supplies a synchronization clock to ensure that the serial ink face circuits 11-1 to 11-n provided in the serial ink face circuits 11-1 to 11-n operate synchronously. In this embodiment, a synchronous clock generated by a serial interface circuit 11-n in a processor 10-n is taken out to a synchronous clock signal line 21 and supplied to other processors 10-1 and the like. It goes without saying that a synchronous clock source may be provided externally, and all the processors may receive the synchronous clock supplied from the synchronous clock source via the synchronous clock signal line 21. Further, the arbitration signal line 22 is a signal line for notifying the current controlling processor that a processor that is not currently the controlling processor wishes to transmit data to another processor. Therefore, the control processor inputs the level on the arbitration signal line 22, and the processors other than the control processor output the logic "0" or 1 level to the arbitration signal line 22. Note that each processor 10 -1 to 10-n are also connected to a system bus (not shown).
第２図は各プロセッサ１０−１〜１０−ｎの処理例を、
第３図は通信シーケンスの一例をそれぞれ示す。以下、
各図を参照して本実施例のプロセッサ間通信方式の動作
を説明する。FIG. 2 shows a processing example of each processor 10-1 to 10-n.
FIG. 3 each shows an example of a communication sequence. below,
The operation of the inter-processor communication system of this embodiment will be explained with reference to each figure.
第１図のマルチプロセッサシステムの起動時、最初に制
御用プロセッサとするプロセッサを指定してシステムを
起動する。今、プロセッサ１０−ｎが制御用プロセッサ
として指定されたとすると、プロセッサ１０−ｎは第２
図のステップＳＯにおいて制′ａ櫂が自己に存在するこ
とを識別し、ステップＳ１により自己の送受信バッファ
回路１５−ｎを送信側に設定し、ステップＳ２へ処理を
進める。また、制御用プロセッサに指定されない他のプ
ロセッサ１０−１等は第２図のステップＳＯでその旨を
識別し、ステップ３２０により自己の送受信バッファ回
路１５−１等を受信側に設定する。When starting up the multiprocessor system shown in FIG. 1, a processor to be used as a control processor is first designated and the system is started up. Now, assuming that the processor 10-n is designated as the control processor, the processor 10-n is designated as the second processor.
In step SO of the figure, it is identified that the control paddle is present in itself, and in step S1, its own transmitting/receiving buffer circuit 15-n is set to the transmitting side, and the process proceeds to step S2. Further, the other processors 10-1, etc. which are not designated as the control processor identify this in step SO in FIG. 2, and set their own transmitting/receiving buffer circuit 15-1, etc. on the receiving side in step 320.
その後、第３図に示すように、
■プロセッサ１０−ｎからプロセッサ１０−１゜１０−
２への通信＋１１． ＋２１
■プロセッサ１０−２からプロセッサ１０−１への通信
（３）
■プロセッサ１０−２からプロセッサ１０−ｎへの通信
（４）
■プロセッサ１０−１からプロセッサ１０−２への通信
（５）
が行われた場合を例にして動作を説明する。After that, as shown in FIG.
Communication to 2+11. +21 ■Communication from processor 10-2 to processor 10-1 (3) ■Communication from processor 10-2 to processor 10-n (4) ■Communication from processor 10-1 to processor 10-2 (5) The operation will be explained using an example of the case where this is done.
■プロセッサｔｏ−ｎからプロセッサ１０−１゜１０−
２への通信（１１，（２１
この場合、プロセッサ１０−ｎは現在制御用プロセッサ
であるので、直ちにデータの送信処理を開始できる。即
ち、プロセッサ１０−ｎにおいてプロセッサ１０−２へ
送信すべきデータが発生すると、第２図のステップＳ３
でＹＥＳと判定され、ステップＳ４においてプロセッサ
１０−２を示す宛先情報を付加したシリアルな送信デー
タが同期クロックに同期してシリアルインタフェイス回
路１１−ｎより送受信バッファ回路１５−ｎを介してデ
ータ信号４１２０に送出される。■From processor to-n to processor 10-1゜10-
2 (11, (21) In this case, since the processor 10-n is currently the control processor, it can immediately start the data transmission process. That is, the data to be transmitted to the processor 10-2 in the processor 10-n occurs, step S3 in FIG.
If YES is determined in step S4, the serial transmission data to which the destination information indicating the processor 10-2 is added is sent as a data signal from the serial interface circuit 11-n via the transmission/reception buffer circuit 15-n in synchronization with the synchronous clock. 4120.
現在制御用プロセッサでない他のプロセッサ１０−１等
は、第２図のステップ３２３において、データ信号線２
０から送受信バノフプ回路１５−１等を介してシリアル
インクフェイス回′Ｐｒ１ｌ−１等で同期クロックに同
期して受信されるデータを監視しており、自己宛のデー
タでなければ（ステップ５２４でＮＯの場合）、受信し
たデータを廃棄するが、自己宛のデータであればステッ
プ８２６以降の処理に進むようになっている。従って、
上記の如く制御用プロセッサ１０−〇からプロセラ’＋
１０−２宛のデータが送出された場合、プロセッサ１０
−２のみがステップＳ２６以降の処理を行い、その結果
、ステップＳ３３において受信データとして処理するこ
とになる。Other processors 10-1, etc. that are not currently the control processors, in step 323 of FIG.
It monitors the data received from 0 in synchronization with the synchronous clock by the serial ink face circuit 'Pr1l-1 etc. via the transmitting/receiving banner circuit 15-1 etc., and if the data is not addressed to itself (NO in step 524), ), the received data is discarded, but if the data is addressed to itself, the process proceeds to step 826 and subsequent steps. Therefore,
As described above, from the control processor 10-〇 to the processor '+
When data addressed to 10-2 is sent, the processor 10
Only -2 performs the processing after step S26, and as a result, it is processed as received data in step S33.
プロセッサ１０−ｎからプロセッサ１０−１への通信（
２）も通信（１１と同様の手順で行われる。Communication from processor 10-n to processor 10-1 (
2) is also performed using the same procedure as communication (11).
■プロセッサ１０−２からプロセッサ１０−１への通信
（３）
プロセッサ１０−２においてプロセッサ１０１に送信す
べきデータが発生すると、現在プロセッサ１０−２は制
御用プロセッサでないので、第２図のステップ５２１で
ＹＥＳと判定され、プロセッサ１０−２は調停信号線２
２に論理“１”を出力する（Ｓ２２）。■Communication from processor 10-2 to processor 10-1 (3) When data to be sent to processor 101 is generated in processor 10-2, since processor 10-2 is not currently a control processor, step 521 in FIG. is determined to be YES, and the processor 10-2 outputs the arbitration signal line 2.
A logic "1" is output to the terminal 2 (S22).
現在制御用プロセッサであるプロセッサ１０ｎは、第２
図のステップＳ２で調停信号線２２のレベルが論理“１
”か否かを監視しており、論理“１”になることにより
ステップＳ５以降の処理に進み、このステップＳ５で、
先ずプロセッサ１０−１宛の調停確認コマンドをシリア
ルインタフェイス回路１１−ｎおよび送受信バッファ回
路１５−ｎを介してデータ信号線２０に送出し、次のス
テップＳ６で自己の送受信バッファ回路１５−ｎを受信
側に切り替え、ステップＳ７でプロセッサ１０−１から
の応答を待つ。The processor 10n, which is currently the control processor, is the second
At step S2 in the figure, the level of the arbitration signal line 22 is set to logic "1".
”, and when the logic becomes “1”, the process proceeds to step S5 and subsequent steps, and in this step S5,
First, an arbitration confirmation command addressed to the processor 10-1 is sent to the data signal line 20 via the serial interface circuit 11-n and the sending/receiving buffer circuit 15-n, and in the next step S6, the sending/receiving buffer circuit 15-n is sent to the processor 10-1. It switches to the receiving side and waits for a response from the processor 10-1 in step S7.
°データ信号線２０に送出されたプロセッサ１〇−１宛
の調停確認コマンドは他の全てのプロセッサで一応受信
されるが、宛先以外のプロセッサ１０−２等ではステッ
プＳ２５で廃棄され、プロセッサ１０−１のみが第２図
のステップＳ２６以降に進む。この結果、プロセッサ１
０−１はステップ３２６で自己宛の調停確認コマンドで
あることを判定し、ステップＳ２７で自己の送受信バッ
ファ回路１５−１を送信側に切り替え、ステップ３２８
で自身が送信要求を出したか即ち調停信号線２２に論理
“１”を出力したか否かの応答を返す。° The arbitration confirmation command sent to the data signal line 20 and addressed to the processor 10-1 is received by all other processors, but is discarded in step S25 by processors other than the destination processor 10-2, etc. Only No. 1 proceeds to step S26 and subsequent steps in FIG. As a result, processor 1
0-1 determines in step 326 that it is an arbitration confirmation command addressed to itself, switches its own transmitting/receiving buffer circuit 15-1 to the transmitting side in step S27, and in step 328
Then, it returns a response indicating whether it has issued a transmission request, that is, whether it has output a logic "1" to the arbitration signal line 22.
今、調停信号線２２に論理“１”を出力したプロセッサ
はプロセッサ１０−２だけなので、プロセッサ１０−１
はステップ３２８において、制御用プロセッサの宛先情
報を持ち且つ送信したくない旨を示す応答をシリアルイ
ンクフェイス回路１１−１．送受信バッファ回路１５−
１を介してデータ信号線２０に送出することになる。Now, the processor 10-2 is the only processor that outputs logic "1" to the arbitration signal line 22, so the processor 10-1
In step 328, serial ink face circuit 11-1. sends a response indicating that it has the destination information of the control processor and does not want to send it. Transmission/reception buffer circuit 15-
1 to the data signal line 20.
第２図のステップＳ７で応答を待っていた制御用プロセ
ッサ１０−ｎは、送受信バッファ回路１５−ｎ、シリア
ルインタフェイス回路１１−ｎを介して制御用プロセッ
サの宛先情報を持つプロセッサ１０−１からの上記応答
を受信すると、ステップＳ８でその応答を判定し、送信
したい旨の応答であればステップＳ９へ進み、送信した
くない旨の応答であればステップＳ５に戻る。従って、
送信したくない旨を応答した今の場合はステップＳ５に
戻ることになり、制御用プロセッサｌＯｎは次のプロセ
ッサ１０−２に対してステップ３５〜Ｓ７の処理を行う
。そしてこれらの処理によりプロセッサ１０−２に対し
制御用プロセッサ１０−ｎから調停確認コマンドが送出
されると、プロセッサ１０−２の第２図のステップ３２
８において送信したい旨の応答が制御用プロセッサ１０
−ｎに対し返されることになり、それをステップＳ８で
識別した制御用プロセッサ１０−ｎは、ステップＳ９以
降の処理へ進む。なお、ステップ８２８で応答を返した
プロセッサ１０−２等はステップＳ２９で調停信号線２
２に出力するレベルを論理“０”にするものである。The control processor 10-n, which was waiting for a response in step S7 of FIG. When the above-mentioned response is received, the response is determined in step S8, and if the response is a response indicating that the user wants to transmit, the process advances to step S9, and if the response is a response that the user does not want to transmit, the process returns to step S5. Therefore,
In this case, when the response is that the user does not want to send the data, the process returns to step S5, and the control processor 1On performs steps 35 to S7 for the next processor 10-2. When the control processor 10-n sends an arbitration confirmation command to the processor 10-2 through these processes, the processor 10-2 executes step 32 in FIG.
At step 8, the control processor 10 receives a response indicating that it wants to send the data.
-n, and the control processor 10-n, which identified it in step S8, proceeds to the processing from step S9 onwards. Note that the processor 10-2, etc. that returned a response in step 828 connects the arbitration signal line 2 in step S29.
This is to set the output level to logic "0" to the output terminal 2.
次に、制御用プロセッサｔｏ−ｎは、ステップＳ９にお
いて、自己の送受信バッファ回路１５−ｎを送信側に設
定し、ステップＳＩＯでプロセッサ１０−２宛の制御権
移譲付き通信許可コマンドをシリアルインクフェイス回
路１１−ｎ、送受信バッファ回路１５〜ｎを介してデー
タ信号線２０に送出する。これによって、プロセッサ１
０−ｎは制御用プロセッサでなくなったので、ステップ
３１１で自己の送受信バッファ回路１５−ｎを受信側に
切り替えて、ステップ３２１へ進み、制御用プロセッサ
以外のプロセッサとして動作を続ける。Next, in step S9, the control processor to-n sets its own transmitting/receiving buffer circuit 15-n to the transmitting side, and in step SIO, transmits a communication permission command with control right transfer addressed to the processor 10-2 through the serial ink interface. It is sent to the data signal line 20 via the circuit 11-n and the transmission/reception buffer circuits 15-n. This allows processor 1
Since 0-n is no longer a control processor, in step 311 it switches its own transmitting/receiving buffer circuit 15-n to the receiving side, proceeds to step 321, and continues operating as a processor other than the control processor.
他方、プロセッサ１０−ｎより送出された上記の制御権
移譲付き通信許可コマンドは、他の全てのプロセッサで
一応受信されるが、宛先以外のプロセッサ１０−１等で
はステップ３２５で廃棄され、プロセッサ１Ｏ−２のみ
が第２図のステップＳ２６以降に進む。この結果、プロ
セッサ１〇−２はステップＳ３０で自己宛の制御権移譲
付き通信許可コマンドであることを判定し、ステップＳ
３１で自己の送受信バッファ回路１５−２を送信側に切
り替え、ステップ３３２でプロセッサ１〇−１宛の送信
データをシリアルインクフェイス回路１１−２．送受信
バッファ回路１５−２を介してデータ信号線２０に送出
する。そして、制御権の移譲があったので、ステップＳ
２へ進み、制御用プロセッサとして動作を続ける。On the other hand, the above-mentioned communication permission command with control right transfer sent from the processor 10-n is received by all the other processors, but is discarded in step 325 by the processors 10-1 and the like other than the destination, and the command is discarded by the processor 10-n. -2 only proceeds to step S26 and subsequent steps in FIG. As a result, the processor 10-2 determines in step S30 that the communication permission command with control transfer is addressed to itself, and in step S
At step 31, the own transmission/reception buffer circuit 15-2 is switched to the transmission side, and at step 332, the transmission data addressed to the processor 10-1 is transferred to the serial ink face circuit 11-2. It is sent to the data signal line 20 via the transmission/reception buffer circuit 15-2. Then, since the control right was transferred, step S
2, and continues operating as a control processor.
データ信号線２０に送出されたプロセッサｌロー１宛の
データは、他の全てのプロセッサで一応受信されるが、
プロセッサ１０−１以外のプロセッサではステップＳ２
５で廃棄され、プロセッサ１０−１のみが第２図のステ
ップＳ３３で受信データとして処理することになる。The data sent to the data signal line 20 and addressed to processor l row 1 is received by all other processors, but
Step S2 for processors other than processor 10-1
5, and only the processor 10-1 processes it as received data in step S33 of FIG.
■プロセッサ１０−２からプロセッサ１０−ｎへの通信
（４）
この場合は、プロセッサ１０−２は制御用プロセッサに
なっているので、■と同様の手順で通信が行われる。(2) Communication from processor 10-2 to processor 10-n (4) In this case, since processor 10-2 is a control processor, communication is performed in the same procedure as (2).
■プロセッサ１０−１からプロセッサ１０−２への通信
（５）
このときは、■とほぼ同様の手順で通信が行われ、且つ
、制御権がプロセッサ１０−１に移され、プロセッサ１
０−１が制御用プロセッサとして動作することになる。■Communication from processor 10-1 to processor 10-2 (5) At this time, communication is performed in almost the same procedure as in ■, and control is transferred to processor 10-1, and
0-1 will operate as a control processor.
以上本発明の実施例について説明したが、本発明は以上
の実施例にのみ限定されずその他各種の付加変更が可能
である。例えば、上記実施例では１本のデータ信号線を
使ったシリアル伝送によりプロセッサ間通信を実現した
が、並列バスを使うようにしても良い。また、全てのプ
ロセッサに管理機能を持たせず、幾つかの複数のプロセ
ッサだけに管理機能を持たせ、これらの間で制御権の移
譲を行わせるようにしても良い。また、制御権の移譲を
行う時点は、制御用プロセッサで実行される通信管理の
区切りの良い時点であれば、通信許可応答待以外であっ
ても良い。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various other additions and changes are possible. For example, in the embodiment described above, communication between processors is realized by serial transmission using one data signal line, but parallel buses may also be used. Alternatively, instead of all processors having the management function, only a few processors may have the management function, and the control authority may be transferred between them. Further, the time point at which the control right is transferred may be other than waiting for a communication permission response, as long as it is a good time point in the communication management executed by the control processor.
以上説明したように、本発明のプロセッサ開通信方式に
おいては、プロセッサ間通信の全体的な管理を行う制御
権が、自律的かつ動的に複数のプロセッサ間を渡り歩く
ので、特定のプロセッサに通信管理の為の負荷が集中せ
ず、適切に負荷分散を図ることが可能となる。As explained above, in the processor open communication method of the present invention, the control authority for overall management of inter-processor communication autonomously and dynamically moves between multiple processors, so that communication management is assigned to a specific processor. The load for this purpose is not concentrated, and it is possible to appropriately distribute the load.
第１図は本発明のプロセッサ間通信方式を適用したマル
チプロセッサシステムの一例を示すブロック図、
第２図は各プロセッサ１０−１〜１０−ｎの・処理例の
流れ図および、
第３図は本発明の実施例における通信シーケンスの一例
を示す図および、
第４図は従来方式による通信シーケンスを示す図である
。
図において、
１０−１〜１０−ｎ・・・プロセ・７す１１−１〜１１
−ｎ・・・シリアルインクフェイス回路
１２−１〜１２−ｎ・・・受信データ信号線１３−１〜
１３−ｎ・・・送信データ信号線１４−１〜１４−ｎ・
・・送受信切り替え信号線１５−１〜１５−ｎ・・・送
受信バッファ回路２０・・・データ信号線
２１・・・同期クロック信号線
２２・・・調停信号線FIG. 1 is a block diagram showing an example of a multiprocessor system to which the inter-processor communication system of the present invention is applied; FIG. 2 is a flow chart of processing examples of each processor 10-1 to 10-n; and FIG. FIG. 4 is a diagram showing an example of a communication sequence in an embodiment of the invention, and FIG. 4 is a diagram showing a communication sequence according to a conventional method. In the figure, 10-1 to 10-n...Process 7th 11-1 to 11
-n... Serial ink face circuit 12-1 to 12-n... Reception data signal line 13-1 to
13-n... Transmission data signal lines 14-1 to 14-n.
...Transmission/reception switching signal lines 15-1 to 15-n...Transmission/reception buffer circuit 20...Data signal line 21...Synchronization clock signal line 22...Arbitration signal line
Claims (1)
能に接続され、且つ、前記複数のプロセッサのうちの１
つのプロセッサが前記信号線を使用したプロセッサ間通
信の全体的な管理を行うプロセッサ間通信方式において
、 前記信号線を使用したプロセッサ間通信の全体的な管理
を行う機能を複数のプロセッサに持たせ、現にプロセッ
サ間通信の全体的な管理を行っているプロセッサが該管
理の区切りの良い時点で他のプロセッサに対しプロセッ
サ間通信の全体的な管理を行う制御権を移すことを特徴
とするプロセッサ間通信方式。[Claims] A plurality of processors are connected to each other via a common signal line so as to be able to communicate with each other, and one of the plurality of processors is
In an inter-processor communication method in which one processor performs overall management of inter-processor communication using the signal line, a plurality of processors are provided with a function of performing overall management of inter-processor communication using the signal line, Inter-processor communication characterized in that a processor currently in charge of overall management of inter-processor communication transfers control authority for overall management of inter-processor communication to another processor at a good point in time when the management ends. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17644988A JPH0225963A (en) | 1988-07-15 | 1988-07-15 | Inter-processor communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17644988A JPH0225963A (en) | 1988-07-15 | 1988-07-15 | Inter-processor communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225963A true JPH0225963A (en) | 1990-01-29 |
Family
ID=16013903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17644988A Pending JPH0225963A (en) | 1988-07-15 | 1988-07-15 | Inter-processor communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225963A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114023A (en) * | 1991-10-23 | 1993-05-07 | Fujitsu General Ltd | Device for reproducing still image |
| KR100359422B1 (en) * | 1997-04-02 | 2003-03-29 | 오끼 덴끼 고오교 가부시끼가이샤 | Serial communication circuit |
-
1988
- 1988-07-15 JP JP17644988A patent/JPH0225963A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114023A (en) * | 1991-10-23 | 1993-05-07 | Fujitsu General Ltd | Device for reproducing still image |
| KR100359422B1 (en) * | 1997-04-02 | 2003-03-29 | 오끼 덴끼 고오교 가부시끼가이샤 | Serial communication circuit |
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