JPH02255918A - 命令取出し制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 分岐命令の実行による分岐判定サイクルに先立って、そ
の先立つサイクルにおいて条件判定を行うことができる
かを判定し、予め分岐判定を行う命令取出し制御方式に
関し、 分岐命令の実行に際し、該分岐命令が無条件分岐命令あ
るいは分岐の予測が可能な条件分岐命令である場合に、
効果的に分岐先命令に引続く命令群の先取りを行い得る
命令取出し制御方式を提供することを目的とし、 命令の実行及び命令の先取りをパイプライン方式で行い
、かつ、分岐命令に対しては、該分岐命令の分岐先命令
の取り出しを分岐判定サイクルに先行して行う計算機シ
ステムにおいて、上記分岐命令の実行の際には、そのパ
イプライン中の分岐判定サイクルに先立つサイクルにお
いて条件判定を行うことができることを検出し、かつ、
分岐判定を行う第１の分岐判定手段と、該第１の分岐判
定手段により分岐成立と判断される場合には、分岐命令
のパイプライン中の分岐判定サイクルを待つことなしに
、上記分岐先命令に引続く命令群の先取りを開始する手
段とを設けるように構成する。

〔産業上の利用分野〕

本発明は、ｌサイクル・パイプライン方式を用いた計算
機システムにおける分岐命令の実行の際の、分岐先命令
に引続く命令群の取出し制御方式に関し、特に分岐命令
の実行による分岐判定サイクルに先立って、その先立つ
サイクルにおいて条件判定を行うことができるかを判定
し、予め分岐判定を行う命令取出し制御方式に関する。

〔従来の技術〕

第１０図は従来技術の１サイクル・パイプライン方式に
おける分岐命令の実行について説明する図を示しており
、図中の最上部の数字（１）〜Ｑ２１はマシンサイクル
の各タイミングを表し、各命令中の処理区分記号り、Ａ
、Ｔ、Ｂ、Ｅ、Ｗはパイプライン制御中の各処理ステー
ト（以下、「サイクル」または「ステージｊともいう）
を表している。

すなわち、Ｄはデコード・サイクルであり、実行すべき
命令を解読し、Ａはアドレス計算サイクルであり、分岐
先命令の取出しのためのアドレス計算が行われ、Ｔはア
ドレス変換サイクルであり、論理アドレスを実アドレス
に変換し、Ｂは分岐先命令取出しサイクル、Ｅは分岐判
定サイクルであり、分岐条件の成立・不成立の判定が行
われ、Ｗは演算結果格納サイクルを表し、良く知られた
ものである。

また、パイプライン方式においては、実行される命令に
ついて先取り（ブリフェッチ）が行われるが、この命令
の先取りについても、通常パイプライン方式で処理され
ており、図面下方の命令先取りパイプライン中の期間区
分記号ＩＡ、ＥＴ。

ＩＢは、分岐命令に引続く命令の先取りの為の処理サイ
クル、ＩＡ串、ＪＴ”、ＩＢ”は分岐先命令に引続く命
令の先取りのための処理サイクルを表している（各処理
サイクルの機能は第１１図で説明される）。例えば、処
理ＩＰＰで示される命令先取りパイプラインのアドレス
計算サイクル■Ａ、アドレス変換サイクルＩＴ、及びバ
ッファからの取り出しサイクルＩＢは、分岐命令Ｂの分
岐が成立しない場合には命舘［株］＋３をフェッチする
ためのものである。

また、図中、最下部の先取りされる命令の種別を示す記
号ｒ　Ｎｅｘｔ　Ｊは分岐命令に引続く部分の命令（こ
れをｒＮｅｘｔ側」ともいう）が先取りされることを示
し、ｒ　Ｔａｒｇｅｔ　Ｊは分岐先命令に引続（部分の
命令（これをｒＴａｒｇｅｔ側」ともいう）が先取りさ
れることを示しており、’　（Ｎｅｘｔ）　Ｊは分岐命
令に引続く命令が先取りされる場合とされない場合が選
択されることを示している。

第１０図に示した例では、分岐命憧がまず実行され、該
分岐命枢ルに引続く命令群■、■±１、■＋２、■＋３
が順次実行され、タイミング（５）の段階で、分岐命領
ルの分岐判定サイクル（Ｅステート）での分岐判定によ
り分岐条件が成立し、分岐先命令■、および該分岐先命
令に続（命令群■＋１．■＋２．・・・が実行される場
合の例を示している。また、分岐命令■のＢステートで
行われる分岐先命令のフェッチが、１回のフェッチで取
り出し得た命令が分岐先命令■、■＋１、■＋２の３個
の場合の例であり、分岐命罎のＥステートでの分岐判定
結果により分岐が行われ、分岐先命令Ｔ、■＋１、■＋
２の実行の開始が円滑に行われる場合の例である。

ところで、パイプライン方式においては、前述の如く、
命令の先取りがパイプラインとして処理されるため、そ
のフェッチ・ア・ドレスの決定については、第１１図に
示すように、実際に命令の先取りを行う段階ＩＢよりも
２サイクル前でアドレス演算ＩＡがなされる必要がある
。第１１図は、命令先取りパイプラインについて説明す
る図を示しており、図中の期間区分記号、ＩＡ、ＩＴ、
ＩＢは各処理サイクルを示し、ＩＡはアドレス計算サイ
クル（Ａｄｒｓ）、ＩＴはアドレス変換サイクル（ＴＬ
Ｂ／ＴＡＧ　）、ＩＢは命令取り出しサイク／Ｉ、’（
ｆｅｔｃｈ　）を表している。

すなわち、一般に分岐命令に限らず、先取りされるべき
命令Ｎｅｘｔ　１　、Ｎｅｘｔ　２に対し、実際に命令
がフェッチされるＩＢサイクルの２サイクル前のＩＡサ
イクルにおいて、既にアドレスが決定されている必要が
ある。

（発明が解決しようとする課題〕 いま、パイプライン処理が第１Ｏ図に示した形態で実行
され、かつ、命令の先取りが第１１図で示した形態で実
行される場合に、第１０図中の分岐命令■の分岐判定サ
イクル（Ｅステート）と同じサイクル（図中のタイミン
グ（５））、または次のサイクル（図中のタイミング（
６）、　（７）の部分）で行う命令の先取りを、分岐先
命令■に続く部分（”Ｔａｒｇｅｔ、側」）に関して行
うか、分岐命令■に続（部分（’Ｎｅｘｔ側」）に関し
て行うかが問題となる。

例えば、第１２図の分岐先命令の開始時にＴａｒｇｅｔ
側命令フェッチがない場合の例（その１）に示されるよ
うに、分岐命輯の分岐判定サイクル（Ｅステート）での
分岐条件が成立し、かつ、分岐命令中のＢステート（図
中のタイミング（４）の時点）で分岐先の１マシン命令
のＴのみがフェッチされた場合、タイミング（５）では
該分岐先命令■の実行は可能であるが、この時、Ｔａｒ
ｇｅｔ側の命令■十１はまだフェッチされていないため
、タイミング（６）では該命令■＋１の実行を開始する
ことができなくなる。

この問題を解決するためには、分岐命令■のＢステート
で分岐先命令■と共に分岐先命令に引き続く命令■＋１
、■＋２等もフェッチしてしまう手段が考えられるが、
この場合でも、１回でフェッチできる命令量は中央処理
装置（ＣＰＵ）の構成方法、及び命令長にもよるが、通
常せいぜい１〜２命令長であり、例えば、第１３図の分
岐先命令の開始時にＴａｒｇｅｔ側命令フェッチがない
場合の例（その２）に示すように、分岐先台く及び■＋
１の２つの命令力５フェッチされた場合でも、タイミン
グ（５）、　（６）でＴａｒｇｅｔ側の命令■＋２のフ
ェッチが行われないため、タイミング（７）で命約＋２
の実行が開始できず、中央処理装置（ＣＰＵ）は実行す
べき命令のフェッチ待ち状態に陥ることとなる。

これらの問題を解決するためには、例えば、第１３図に
おいて、タイミング（６）でＴａｒｇｅｔ側の命令■＋
２のフェッチを行う為には、少なくともタイミング（４
）の時点でそのフェッチ・アドレスを決定する必要があ
る。この決定には分岐命憧のＡステートでのアドレス計
算の結果を用いる為、あえて分岐条件の成立／不成立を
決定するＥサイクル迄待つ必要はないともいえる。しか
しなから、Ｔａｒｇｅｔ側の命令のフェッチを起動した
場合には、その後分岐命令に続く部分の命令フェッチに
切り替えるには余分なハードウェアの追加が必要となる
。

すなわち、分岐先命令アドレスを保持し、かつ、それに
続く部分の命令フェッチを行った場合にこれを更新する
手段すなわち分岐先命令に引き続く命令のアドレスの計
算手段が、Ｎｅｘｔ側の分岐命令に引き続く命令のアド
レス計算手段とは別に必要となる。

分岐命令の代表的なものに演算命令の実行に伴って更新
されるフラグ群（あるいは条件コード）の値を判定する
条件分岐命令がある。

この条件分岐命令の直前に演算命令があり、かつ、その
演算命令のＥステートでフラグ群が更新されるとすると
、少なくとも分岐命令のＥステートまでは分岐判定を行
うことができない。これは演算命令におけるフラグ群の
更新は、通常演算サイクル以降となる為である。

しかし、直前に演算命令が実行されないケースでは、分
岐命令の本来の判定サイクル（ここではＥサイクル）を
待つことなく判定を行うことができる。

一方、分岐命令の中には無条件で分岐するものが存在し
、それは分岐命令の命令コードなどで判ることが多い。

例えば、市販されるあるシステムでは、ＢＡＬ（Ｂｒａ
ｎｃｈ　ａｎｄ　Ｌｔｎｋ　）　、Ｂ　Ａ　Ｓ　（Ｂｒ
ａｎｃｈ　ａｎｄ　５ａｖｅ）命令は無条件命令である
が、これは命令コードで判別できるし、また、Ｂ　Ｃ（
Ｂｒａｎｃｈ　ｏｎ　Ｃｏｎｄｉｔｉｏｎ　）命令は条
件分岐命令であるが、その命令コードのビット８〜１１
がＸ’Ｆ’（１６進数）でビット１２〜１５がＸ′０′
でない場合には無条件に分岐し、またビット８〜１１、
または、ビット１２〜１５がＸ′０′の場合には分岐し
ない。

このような場合には、分岐条件の成立／不成立に係わら
ず、無条件に分岐するものとして、分岐先命令に引続く
命令群の取り出しへ制御を移動するのが効果的である。

すなわち、これはバッファメモリ１５の命令■の入って
いる先頭アドレスを引き出すために行われる。

本発明は、分岐命令の実行に際し、該分岐命令が無条件
分岐命令あるいは分岐の予測が可能な条件分岐命令であ
る場合に、効果的に分岐先命令に引続く命令群の先取り
を行い得る命令取出し制御方式を提供することを目的と
する。

〔課題を解決するための手段〕

本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。

すなわち、本発明は、命令の実行及び命令の先取りをパ
イプライン方式で行い、かつ、分岐命令に対しては、該
分岐命令の分岐先命令の取り出しを分岐判定サイクルに
先行して行う計算機システムにおいて、上記分岐命令の
実行の際には、そのパイプライン中の分岐判定サイクル
に先立って、当該分岐命令中の命令コードから予め分岐
判定を行う手段あるいはその先立つサイクルにおいて条
件判定を行うことができることを検出し、かつ、分岐判
定を行う手段と該分岐判定手段により分岐成立と判断さ
れる場合には、分岐命令のパイプライン中の分岐判定サ
イクルを待つことなしに、上記分岐先命令の引続く命令
群の先取りを開始する手段とを設けた命令取出し制御方
式である。

〔作　　　用〕

分岐命令の実行にあたって、そのパイプライン中の分岐
条件判定サイクルに先立って、命令先取りの為にその先
立つサイクルにおいて条件判定を行うことができるかを
判定し、分岐判定を行い分岐成立の場合には、例えば分
岐先命令のデコード開始の次のサイクルの時点にその分
岐先命令に続く部分の命令を命令レジスタに対してフェ
ッチし命令デコードをパイプライン的に行い、中央処理
装置（ＣＰＵ）が命令フェッチの待ち状態に陥ることの
ないようにする。

第１図は、本発明の方式による１サイクル・パイプライ
ンにおける無条件分岐命令の実行について説明する図を
示しており、例えば、分岐先命令■、■＋１、■＋２が
１命令ずつフェッチされる場合の例である。

同図において、タイミング（２）の段階、すなわち、分
岐白傷■のＡステートで分岐先命令■のアドレス計算（
図中の符号ａで示す部分）が行われ、また、該分岐命令
■の命令コード等から無条件分岐か否かあるいは分岐が
予測可能か否か分岐判定（図中の符号すで示す部分）が
行われる。分岐成立と判断された場合には、タイミング
（３）の段階で命令先取りパイプラインの処理ステート
■Ａ”（１）でのアドレス計算は、分岐先命令■＋１に
対して行い（図中の符号Ｃで示す部分）、タイミング（
４）の段階の処理ステートＩＡ”″（２）でのアドレス
計算は分岐先命令■＋２に対して行う（図中の符号ｄで
示す部分）。

従って、タイミング（５）の段階では最初のＴａｒｇｅ
ｔ側の命令■＋１のフェッチを行うことができる為、分
岐先の先頭命令Ｔに続く命令■＋１及びさらにそれに引
続く命令■＋２の実行が滞りなく行い得ることとなる。

〔実　　施　　例〕

第２図は本発明の一実施例を示す図であり、第３図は、
第２図に示す本発明の実施例の一般の命令の実行の場合
について説明する図、第４図は分岐予測ができない場合
の分岐命令の実行の場合について説明する図、第５図は
分岐予測が行える場合の分岐命令の実行の場合について
説明する図である。

第２図の実施例中の、■は命令フェッチに使用される命
令先取リバッファ、２は命令レジスタ、４は通常用命令
及び分岐先用命令を分岐判定回路２３によって切り替え
る為のセレクタ、５は本発明による命令コードに対する
分岐判定回路、６は汎用レジスタ群（ＯＲ）、７はアド
レス計算の為のレジスタ群（ＸＲ，ＢＲ，Ｄ）、８はア
ドレス加算器、９はアドレス加算器の結果を受は取るレ
ジスタ（ＬＡＲ＃Ｔ）、１０．１１は分岐判定回路５の
結果をパイプラインの進みに合わせて保持するフラグ（
Ｆｌ、Ｆ２）、１２はレジスタ（ＬＡＲ＃Ｔ）９の値を
基にアドレス変換を行うアドレス変換回路、１３はアド
レス変換回路の結果を保持するレジスタ（ＰＡＲ＃Ｂ）
、１４はレジスタ（ＬＡＲ＃Ｔ）９の値を変換せずに保
持し、１タイミングずらすためのレジスタ（ＬＡＲ＃Ｂ
）、１５はバッファメモリ、１６はレジスタ（ＰＡＲ＃
Ｂ）１３の値をパイプラインの進みに合わせて１タイミ
ングずらして保持するレジスタ（ＰＡＲ＃Ｅ）、１８は
レジスタ（ＰＡＲ＃Ｅ）１６ひ値をパイプラインの進み
に合わせてＩタイミングずらして保持するレジスタ（Ｐ
　Ａ　Ｒ＃Ｗ）、１９は演算オペレーションのオペラン
ドをバッファメモリ１５から受は取るレジスタ、２０は
演算のオペランドを汎用レジスタ群６から受は取るレジ
スタ、２１は演算回路、２２は演算結果を保持するレジ
スタ、２３は従来よりある分岐判定回路、３０は命令先
取りアドレスを保持するレジスタ（ＬＩＡ＃Ａ）、３１
は先取りした命令長を選択するセレクタであり、このセ
レクタへの入力信号■、■。

■の内、 信号■は通常の命令先取りでのフェッチ量を、信号■は
分岐判定回路５で分岐が決定される分岐命令によってバ
ッファメモリ１５から命令先取リバッファ１にフェッチ
されるべき分岐先命令の命令長を、 信号■は分岐判定回路２３で分岐が決定される分岐命令
によってバッファメモリ１５から命令先取りバッファ１
にフェッチされる分岐先命令の命令長を表し、それぞれ
の信号は図示されない回路で作成される。

３２は、セレクタ３１と同様に命令フェッチアドレスの
セレクタを表し、セレクタ３１の信号■■■に対応して
、 信号■は通常の命令先取りではレジスタ３０を、信号■
は分岐判定回路５で分岐が決定される場合にはレジスタ
９を、 信号■は分岐判定回路２３で分岐が決定される場合には
レジスタＩ４を、 それぞれの内容を選択するものである。

３３は分岐判定回路５又は分岐判定回路２３の結果に基
づいて、選択制御信号を形成する回路であり、分岐判定
回路５及び分岐判定回路２３の結果が同時に分岐を示す
場合には分岐判定回！２３を優先させる制御を行う。

３４はアドレス加算器、３５はアドレス加算器の結果を
受は取るレジスタ（Ｌ　ＩＡ＃Ｔ）　、３６はアドレス
変換回路、３７はアドレス変換の結果・を受は取るレジ
スタ（Ｐ　ＩＡ＃Ｂ）を表している。

５０はＤサイクルにおいて当該命令が条件コードを設定
することをデコートする回路、５１は５０の出力を保持
するフラグ、５２は５１の出力を保持するフラグ、５３
は５２の出力を保持するフラグ、５４は５３の出力を保
持するフラグ、６゜は条件コードの生成と条件コードを
用いた分岐判定とのタイミングを見るタイミング判定回
路、７０は条件コード生成回路、７１は条件コードフラ
グである。

なお、便宜上、汎用レジスタ群６及びバッファメモリ１
５がそれぞれ３箇所に示されているがこれらは同一のも
のである。

以下、本実施例における命令実行の状態を、−般の命令
の場合、分岐予測ができない場合の分岐命令の場合、分
岐予測が行える場合の分岐命令の実行の場合のそれぞれ
について項分けして説明する。

また、これらに続いて分岐予測の例について述べる。

（１−の　への−′−〇　ム 第３図は、第２図に示す本発明の実施例の一般の命令の
実行の場合について説明する図を示しており、以下、同
図に従い、一般の命令すなわち分岐命令でない命令の実
行について説明する。

この計算機の初期状態においては、最初に実行される命
令■のアドレスが命令先取りアドレスを保持するレジス
タ（ＬＩＡ＃Ａ）３０にセット（設定）される（該アド
レス値を図中の符号ａで示すＭＡ”とする）。またセレ
クタ３１に入力する命令先取りでのフェッチ量の信号■
は“′０′。

であり、これは、バッファメモリ１５の命令■の入って
いる領域先頭のアドレスに対応する。またこの時、分岐
判定回路５及び２３は共に非分岐を示している。

この状態で、タイミング（１）では、レジスタ（ＬＩＡ
＃Ａ）３０の値（図中の°“ＩＡ”）に、セレクタ３１
で選択された信号■の値“０”′が加算器３４によって
加算され、レジスタ（Ｌ　ＩＡ＃Ｔ）３５及びレジスタ
（Ｌ　ＩＡ；＃Ａ）３０にセットされる（図中の符号す
で示す部分）。すなわち、これはバッファメモリ１５の
命令■の入っている先頭アドレスを引き出すために行わ
れる。

続くタイミング（２）では、レジスタ（Ｌ　ＩＡ＃Ｔ）
３５に保持されたアドレス（ＩＡ）がアドレス変換回路
３６で実アドレスに変換され、レジスタ（ＰＩＡ＃Ｂ）
３７にその結果（図中の記号“ＰＩＡ”で示す値）がセ
ットされる（図中の符号Ｃで示す部分）。

また、同時にこのアドレスによってフェッチされる命令
量が信号■に現れ（図中の記号゛ｅ″で示す値）、加算
器３４では次の命令フェッチアドレスの計算が行われ、
その結果（図中の記号°“ＩＡ　＋ｆ　”で示す値）が
レジスタ（ＬＩＡ＃Ｔ）３５及びレジスタ（ＬＩＡ＃Ａ
）３０にセットされる（図中の符号ｄで示す部分）。す
なわち、これはバッファメモリ１５の命令■の入ってい
る領域のアドレスを引き出すために行われる。

命令■、■、■の入っているアドレスＩＡ、ＩＡ＋ｌ、
ＩＡ＋２ｆをアクセスすることになることを次に示す。

以下、命令先取りバッファ１が先取り命令列で充たされ
るまで、この命令フェッチの動作は毎サイクル（あるい
は間隔をおいて）開始され、レジスタ（ＬＩＡ＃Ａ）３
０及びレジスタ（ＬＩＡ＃Ｔ）３５に保持された値は、
ＩＡ＋２！、ＩＡ＋３ｆ、・・・　　ＩＡ＋ｎｌと更進
され、またレジスタ（ＰＩＡ＃Ｂ）３７に保持される値
も同様に、Ｐ　ＩＡ＋Ｉ　Ｌ　Ｐ　ｒＡ＋２２、・・Ｐ
ＩＡ＋ｎｆ、と更進されて行く。これによって、バッフ
ァメモリ１５の命令■の入っているアドレスからｌアド
レスごとに命令を順次読み出していくことにより、パイ
プライン動作が実行される。

次に、タイミング（３）では、レジスタ（Ｐ　Ｉ　Ａ＃
Ｂ）３７の値“ＰＩＡ””によってバッファメモリ１５
がアクセスされ、その結果（図中の命令■）が命令先取
りバッファ１にセットされる（図中の符号ｅで示す部分
）。この時、命令先取りバッファ１が空である（初期状
態ゆえに）場合も、命令先取りバッファ１が空でない場
合も、該命令先取りバッファ１内にその命令の順序に従
って蓄えられ、次のサイクルのはじまりでは、命令レジ
スタ２にセットされている状態となっている。

タイミング（４）では、命令レジスタ２内の命令■のデ
コードが開始される（Ｄステート）。すなわち、命令レ
ジスタ２の値により汎用レジスタ群（ＧＲ）６がアクセ
スされてアドレス計算に必要なレジスタの値をレジスタ
群（ＸＲ，ＢＲ，Ｄ）７にセットする。

本例では、命令コード中のＸ２部及び８２部で示される
レジスタ番号の汎用レジスタの値がレジスタ群（ＸＲ，
ＢＲ，Ｄ）７の内のレジスタ（ＸＲ，ＢＲ）に読み出さ
れ、また命令コード内の０２部がそのままレジスタ群（
ＸＲ，ＢＲ，Ｄ）７内のレジスタ（Ｄ）にセットされる
。一般に命令レジスタ２内のアドレスは論理アドレスで
あり、実アドレスへの変換の前処理としてアドレス部の
Ｘ２．Ｂ２によって基底アドレスを汎用レジスタ６から
引き出し、アドレス部のディスプレイスメントＤ２をア
ドレス加算部８で加えることが行われている。

そして、デコードが済んだこの命令にかわって次の命令
（図中の命令■）が命令レジスタ２に命令先取りバッフ
ァ１からセットされる。

またもし、開始された命令が分岐命令であれば、その命
令コードから、あるいは直前のパイプラインの状態等か
ら分岐判定回路５で分岐判定を行いその結果をフラグ（
Ｆｌ）１０にセットする。分岐予測ができる命令でない
場合には分岐判定回路５の出力は“Ｏ１１であり、フラ
グ（Ｆｌ）１０へも″０゛′をセットする。なお、分岐
命令の実行については後述する。

次のタイミング（５）では、レジスタ群（ＸＲ，ＥＲ，
Ｄ）７の値によって、オペランドアドレス計算が実行さ
れる（Ａステート）。すなわち、レジスタ群（ＸＲ，Ｂ
Ｒ，Ｄ）７の値がアドレス加算器８で加算され、該加算
結果（図中で記号“ＯＡ■“′で示すイ直）をレジスタ
（ＬＡＲ；＃Ｔ）９ヘセツトする。

またフラグ（Ｆｌ）１０の内容はフラグ（Ｆ２）１１に
移される。また、このタイミング（５）では、次の命令
■のデコード（Ｄステート）が開始される。

次のタイミング（６）ではレジスタ（ＬＡＲ＃Ｔ）９の
値（ＯＡ■）がアドレス変換回路１２により変換され、
その結果（図中で記号“’ＰＯＡ■′°で示す値）がレ
ジスタ（ＰＡＲ＃Ｂ）１３にセットされる（Ｔステート
）。またレジスタ（ＬＡＲ＃Ｔ）９の値（ＯＡ■）をそ
のままレジスタ（ＬＡＲ＃Ｂ）１４へもセットする。

次のタイミング（７）ではレジスタ（ＰＡＲ＃Ｂ）１３
の値によってバッファメモリ１５がアクセスされる（Ｂ
ステート）。そのフエツチデークはレジスタ１９にセッ
トされる。また同時に汎用レジスタ群６が命令レジスタ
２のアドレス部の一部の内容をＢサイクルまで待たせた
信号（図示せず）でアクセスされてその結果がレジスタ
２０に七ツトされる。またレジスタ（ＰＡＲ＃Ｂ）１３
の値（ＰＯＡ■）は、レジスタ（ＰＡＲ＃Ｅ）１６にセ
ットされる。

次のタイミング（８）は演算サイクル（Ｅステート）で
あり、レジスタ１９及び２０の値が演算回路２１によっ
て演算され結果がレジスタ２２にセットされる。すなわ
ち、バッファメモリ１５のデータと汎用レジスタ６のデ
ータとの加算等が行われる。

また、レジスタ（ＰＡＲ＃Ｅ）１６の値はレジスタ（Ｐ
ＡＲ＃Ｗ）１８ヘセツトされる。

次のタイミング（９）は格納サイクル（Ｗステート）で
あり、レジスタ２２内の値がバッファメモリ１５や汎用
レジスタ群６へ格納される。このときバッファメモリの
アクセスにはレジスタ（ＰＡＲ＃Ｗ）１８の値（ＰＯＡ
■）が使用される。

以下、同様の手順で、命令■が実行されて行く。

以上、一般命令の実行の場合について説明したが、これ
は命令実行の一例であり、勿論その命令の定義によって
はバッファメモリのアクセスや汎用レジスタ群のアクセ
スなどが行われない場合もある。

次に、条件分岐命令（単に「分岐命令」ともいう）の実
行の場合を第４図によって説明する。

分岐命令の場合でも、第３図で説明した一般命令と同様
に命令フェッチが行われ、図中のタイミング（４）で分
岐命恒ルのデコード（Ｄステート）が開始される。この
場合、分岐判定回路５は命令コード、あるいは直前のパ
イプラインの状態等から分岐判定を行い、“′０”°　
（つまりこの場合分岐予測不能を示す）を出力する（図
中の符号ａで示す部分）。汎用レジスタ群（ＸＲ，ＢＲ
，Ｄ）７及びアドレス加算器８及びアドレス変換回路１
２等によるアドレス計算及びアドレス変換は第３図の場
合と同様な手順で行われ、すなわちタイミング（６）で
は、レジスタ（ＬＡＲ＃Ｔ）９の値（図中の符号すで示
す“’ＴＡＢ“）がアドレス変換され、その結果（ＰＴ
ＡＢ）がレジスタ（ＬＡＲ＃Ｂ）１３にセットされる（
図中の符号Ｃで示す）。

次のタイミング（７）はＢステートであるが、このとき
のバッファメモリ１５からのフェッチデータは分岐先の
命令であり、これは命令レジスタ２ヘセツトされる。

分岐命枢珍は、そのＢステート（タイミング７）で、そ
の分岐判定回路２３によって分岐判定が行われる。

この判定結果が非分岐であれば、分岐命令以外の一般の
命令の場合と同様な手順により、命令先取り回路部内の
セレクタ３１．３２及び命令レジスタ２及びセレクタ４
などは通常の処理を選択する。

一方、分岐が成立した場合には、セレクタ４は分岐先用
命令を選択し、命令レジスタ２にセットし、分岐先台く
の実行が開始される（図中の符号ｄで示す部分）。すな
わち、このタイミングでの分岐判定の結果、分岐が成立
した場合にはセレクタ４はバッファメモリ１５からのフ
ェッチデータを、分岐が不成立の場合には命令先取りバ
ッファ１からの命令をそれぞれ選択して命令レジスタ２
にセットする。

また、分岐命令■に続いて実行が開始されていた命令■
、命令■＋１、命Ｑ＋２、及び命令■＋３はその実行が
中断され、また同様に、その時実行されていた命令先取
リシーケンスも中断される（図中の破線のパイプライン
処理シーケンスで表現される部分）。

また、分岐判定回路２３の出力“１′”により（図中の
符号りで示す部分）、セレクタ３１は信号■を、セレク
タ３２は信号Ｃすなわちレジスタ（ＬＡＲ＃Ｂ）１４を
選択する。信号■はタイミング（力でフェッチした分岐
先用命令の長さであり、＝れによって加算器３４の出力
には、その分岐先命令の次の命令（■＋１）のアドレス
が出力されることになる。

該アドレスは、レジスタ（ＬＩＡ＃Ｔ）３５にセットさ
れ（図中の符号ｅで示すアドレス“ＴＡ十ｌ“）、以下
、このアドレスによる命令フェッチがタイミング（９）
で行われ（図中の符号ｆで示す部分）、命枢■＋１のデ
コードがタイミング００）で開始される（図中の符号ｇ
で示す部分）。

つまり、分岐先命令■のデコード開始サイクルであるタ
イミング（８）とその次の命令（■＋１）のデコード開
始サイクルであるタイミング００）との間に１サイクル
だけ命令を開始できないサイクルが生じてしまい、パイ
プライン動作を行うとはいうことができない。

以上説明した分岐予測ができない場合の分岐命令の実行
の場合は、本発明の実施例においても、従来技術の場合
と同様であり、もし、これを改善しようとすれば、分岐
側と通常側の命令フェッチの選択をこの例のアドレス加
算器３４の前ではなく、アドレス変換回路３６の直前、
あるいはバッツァメモリ１５のアクセスの直前などへ変
更する必要があるが、それにはアドレス加算器、あるい
はアドレス変換回路の二重化などが必要となりハードウ
ェア量が著しく増大することになり、不経済である。

−なえる　への ＼　　の・−の”人 次に、分岐予測が行える場合の分岐命令の実行の場合に
ついて、第５図を用いて説明する。

同図の場合でも、第３図の場合と同様に、分岐命令■の
命令フェッチが行われて、図中のタイミング（４）で該
分岐命令■のデコードが開始される（図中の符号ａで示
す部分）。

この時分岐判定回路５は、命令コード、あるいは直前の
パイプラインの状態等から分岐判定を行い、分岐が成立
すると予測できる場合に“ｌ°゛を、そうでない場合に
“′０′°を出力する。（図中の符合すで示す部分）。

その後、第４図の条件分岐命令の場合と同様に、タイミ
ング（５）、　（６）、　（７）でアドレス計算（Ａス
テート）、アドレス変換（Ｔステート）及び分岐先命令
フェッチ（Ｂステート）が実行される。

また、タイミング（８〕すなわちＥステートでは分岐判
定回路２３の出力（図中の符号りで示す部分）によって
セレクタ４が分岐先用命令を選択することによって分岐
先命令■のデコードが開始される（図中の符号Ｃで示す
部分）。

分岐判定は分岐命令■のＤサイクルで行う。分岐命令■
がＤサイクルにあるとき分岐判定回路５が″“１″を出
力すると、その出力はフラグ１０゜１１を経て、タイミ
ング（６）において、セレクタ３１は信号■を、セレク
タ３２は信号すすなわちレジスタ（ＬＡＲ＃、Ｔ）９を
選択する。信号■はタイミング（７）でフェッチされる
であろう分岐先命令の長さを示す信号であ／）（図中の
信号°“Ａ　＋＋で示す値）、信号■とレジスタ（ＬＡ
Ｒ＃Ｔ）９の内容（図中の記号“ＴＡＢで示す値）とを
アドレス加算器３４で加算することにより、該加算器３
４の出力には分岐先命令の次の命令のアドレス（ＴＡ＋
１）が現れることになる。

該アドレスは、レジスタ（ＬＩＡ＃Ｔ）３５にセットさ
れ（図中の符号ｅで示す“アドレス加算器１”）、以下
、このアドレスによる命令フェッチがタイミング（８）
で行われ（図中の符号ｆで示す部分）、命−ｄ＋１のデ
コードがタイミング（９）で開始される（図中の符号ｇ
で示す部分）。

これによって分岐予測が行える場合の分岐命令の実行の
場合では分岐先命令とその次の命令の間に無駄な時間を
生じることはない。

なお、タイミング（７）では分岐判定回路２３が分岐成
立を示す信号を選択回路３３へ送出するが、この判定結
果で条件分岐と同様にセレクタ３１及び３２を切り替え
ると再度分岐先命令の次の命令の為の命令フェッチが開
始されてしまう為、これを抑止する必要がある。この為
には選択回路３３では、分岐判定回路５が“１°゛を出
力した分岐命令によって分岐先命令に続く部分の命令フ
ェッチを起動した場合にはその後の分岐判定で更に命令
フェッチが起動されないようにする必要がある。

３し、これ以外の理由によって分岐判定回路２３と分岐
判定回路５とから同時に分岐成立が示された場合には分
岐判定回路２３の条件を優先させることになる。これは
分岐判定回路２３で判定される命令のほうが分岐判定回
路５で判定される命令よりも先に実行される命令であり
、この分岐命令の分岐が成立した場合には後続の分岐命
令は実行され得ない為である。

第６図において、条件コードを更新する命令であるかど
うかを命令レジスタ２の内容からデコーダ５０で解読し
、更新の有無を示すフラグを出力する。またデコーダ５
０′は該当する汎用レジスタの内容を更新する命令であ
るかどうかを命令レジスタ２の内容から解読し、その更
新の有無を示すフラグを出力する。

第６図（ａ）は分岐判定回路５の具体的回路であり、デ
コーダ命令レジスタ２の出力をデコーダ８０でデコード
し、分岐条件か無条件分岐かの解読を行う。さらにゲー
ト８２を用いて分岐命令の直前から連続する複数の命令
が条件コードを更新しない命令であることを判定する。

またゲート８２′を用いて分岐命令の直前から連続する
複数の命令が該当する汎用レジスタを更新しない命令で
あることを判定する。結果として無条件分岐の場合と条
件分岐であっても予測可能な命令の場合には分岐回路５
の出力を１とする。条件分岐の場合は、フラグ５１，５
２，５３．５４の全部が０のタイミングであることをタ
イミング判定回路６０内のアンド回路８２で判定する。

すなわちアンド回路８２は分岐命令の直前から連続する
複数、例えば４個の命令が条件コードを更新しない命令
であることを判定する。また一方フラグ５１’、５２’
５３’、５４’及び５５′の全部が０のタイミングであ
ることをタイミング判定回路６０’内のアンド回路８２
′で判定する。すなわちアンド回路８２′は分岐命令の
直前から連続する複数の命令が該当する汎用レジスタの
内容を更新しない命令であることを判定する。条件分岐
であってタイミング判定回路６０の出力が１であること
をアンド回ｒｊ８８３で判定し、かつ条件コードフラグ
７１と命令レジスタ７２の内容とが所定の関係であるこ
とを判定回路８工で判定した場合、またはデコーダ回路
８０によって分岐命令が汎用レジスタの値から分岐判定
を行う必要がある分岐命令例えば、カウンタブランチ命
令であると解読し、さらにアンド回路８２′によって直
前の複数の命令が汎用レジスタを更新しない命令である
と判定した場合でかつチェック回路８１’によって汎用
レジスタの値が例えば１６進で”ｏｏｏｏ　　ｏｏｏｉ
”でないことすなわち１以外の時は分岐成功とする。

アンド回路８４または８４′の出力が１となり、この時
予測可能な分岐命令となる。そしてオア回路８５からは
無条件分岐かアンド回路８４または８４′の出力が１の
時、出力１を生じて分岐判定回路５の出力を１とする。

すなわち本来の分岐判定サイクルに先立つサイクルによ
って分岐判定が可能となる。

この判定回路８１は分岐命令内の情報（命令レジスタ２
の出力として表れる）と条件コード（演算回路２１の演
算結果が条件コード生成回路７０を介して条件コードフ
ラグ７１から出力されるもの）から分岐判定を、命令レ
ジスタ２の出力と条件コードとが所定の関係にあった時
に行う回路であり、その論理は通常ＣＰＵの命令定義に
よる。

したがって、判定回路８１は命令条件コードの組み合わ
せによって分岐命令の分岐を行うかどうかの判定フラグ
（ビット）を出力するものであり、この具体的回路を第
６図（ｂ）について説明する。

分岐命令の命令レジスタ２内のマスクフィールドの例え
ばＭ＋　、Ｍｚ　、Ｍ３　、Ｍａの４ビツトと条件コー
ドフラグ７１からの条件コードＣ，，Ｃ２からくるパタ
ーンの組み合４せによって、条件が成立する。たとえば
、Ｍ４が１であって、Ｃ３と０２が共に（１，１）のと
きには、アンド回路９０と９１の出力がともに１となっ
て、ＯＲ回路９２を介して、出力が１となる。他も同様
で、Ｃ１＝０、Ｃ２＝１、かつＭ２＝＝１、Ｃ２＝０、
Ｃ２＝０かつＭ＝１のとき、出力Ａが１になり、かつタ
イミング判定回路６０の出力が１のときに、分岐判定回
路５の出力１となる。したがって、条件分岐であっても
、条件分岐命令のアドレス部で指定されるアドレスに分
岐することができ、したがって、予測が可能となる。

第６図（Ｃ）は判断回路８１′の詳細図を示すものであ
りこの判断回路８ビはデコーダ８０がその命令がカウン
タブランチ命令であることを判定した時に用いられるも
のであってこの回路については後に詳細に説明する。

次に、選択回路３３の一構成例を第７図に示す。

同図において、４０．４１はフラグ（Ｆ２ａ。

Ｆ２ｂ）、４２で示すシンボルはＡＮＤゲート、４３で
示すシンボルはＯＲゲートを表している。

本図に示す分岐判定回路の選択回路３３では、第２図中
のフラグ１１をさらにフラグ（Ｆ２ａ）、フラグ（Ｆ２
ｂ）４１に分割し、パイプラインの進みに合わせ、分岐
命令がＢステートのときにフラグ４０に、Ｅステートの
ときにフラグ４１に設定されるように制御し、第７図の
真理値表に従って、第２図のセレクタ３１及び３２の選
択信号を住成する。

（４）分岐予測方法の例 （ａ）命令コードによる 分岐命令の中には、前述の様に命令コードのみから分岐
判定を行えるものが存在する。

この判定は前述の様に無条件分岐命令の検出を行うこと
ができるが、また、命令セットの中に無条件非分岐命令
が含まれている場合には無条件非分岐命令を検出するこ
とができる。

の）フラグ群のセットサイクルと分岐予測サイクルの関
係による これは、分岐判定の材料上なる演算の結果によってセッ
トされるフラグ群の値が、分岐命令の分岐予測サイクル
から、本来の分岐サイクルまでの間に変更されないこと
を検出し、そのフラグ群の値でもって分岐判定を行うも
のである。

これには、まず、フラグ群の値が変更されないことを調
べる必要がある。

第９図において、分岐命憧の分岐予測サイクルであるＤ
ステートが実行されるタイミング（６）におけるフラグ
群の最新値は、演算命令１のＥステートによって更新さ
れた値である。

このとき、命令２〜命令５がフラグ群を更新しない命令
か否かをチェックし、そうであればタイミング（６）に
おけるフラグ群の値は、分岐命令■の本来の分岐判定サ
イクルであるタイミング０ωにおける値と同じであると
言える。

この為、タイミング（６）で分岐判定を行うことができ
る。

なお、命令２〜命令５のいずれかがフラグ群を更新する
命令であれば、タイミング（６）では分岐判定を行うこ
とができず、本来の分岐判定サイクルであるタイミング
ａωで判定を行うことになる。

条件コードの生成と条件コードを用いた分岐判定とのタ
イミングを見るタイミング判定回路（第２図）による分
岐判定について説明する。

第９図において、命令１が条件コード（フラグ）の更新
を行う命令で、命令２、命令３、命令４及び命令５が更
新しない命令の場合を述べる。

命令１はそのＤサイクルにおいて、条件コードをセット
することがデコード回路５０でデコードされてフラグ５
１にセットされる。この値が命令１の実行に伴って順次
フラグ５２．５３．５４及び５５にセットされていく。

一方命令２．３．４及び命令５はそれぞれのＤサイクル
で条件コードをセットしない命令であることがデコード
されてフラグ５１にその結果が七つトされる。

この結果、分岐命令■の最初の分岐判定サイクルである
タイミング（６）では、フラグ５５には命令１が条件コ
ードをセットすること、すなわち更新有りがフラグ５４
には命令２が条件コードを更新しないことが、フラグ５
３には命令３が条件コードを更新しないことが、フラグ
５２には命令２が条件コードを更新しないことが、フラ
グ５１には命令５が条件コードを更新しないことが、そ
れぞれセットされていることになる。

タイミング判定回路６０ではこれらのフラグの値から分
岐命令ＢがそのＤサイクルで条件コードによる分岐判定
を行うことができるかどうか判定する。すなわち、フラ
グ５１．５２．５３及び５４がすべて条件コードの更新
がないことを示している場合に、分岐命令■はそのＤサ
イクルで分岐判定回路５によって条件コードによる分岐
判定を行うことができる。

それ以外の場合には、分岐命令■のＤサイクルであるタ
イミング（６）以降に条件コードの更新があることにな
り（例えばフラグ５２が更新有りである場合には、命令
４がそのＥサイクルであるタイミング（８）で更新を行
う）、タイミング（６）での条件コードを用いた分岐判
定は行えないことになる。

（Ｃ）カウンタブランチ命令での分岐予測によるカウン
タブランチ命令とは、指定された汎用レジスタの値を減
算し、その結果が１以外のときを分岐成功とする命令で
あり、高級命令のＤＯ小ループどを構成するのに用いら
れるものである。

すなわちＤｏループではカウンタ値が０になるまで、Ｄ
Ｏ小ループ内容を繰り返すことになりＤＯ小ループ先頭
に分岐することになり、カウンタ値がＯになれば、ＤＯ
小ループ抜けてＤＯ小ループ最終の次のアドレスに行く
。したがってカウンタブランチ命令の時には、カウンタ
ブランチ命令の分岐先命令に続く命令の先取りを行える
ので、ＤＯ小ループ高速に行うことができる。

このタイプの分岐命令では通常減算する値は１である為
、汎用レジスタを読み出した場合にはその値が１以外が
分岐成功となる。

第６図（Ｃ）は汎用レジスタの値から分岐判定を行う必
要があるかをチェックするチェック回路である。まず判
定サイクルにおいてその汎用レジスタの値を第２図のラ
イン５′を介して読み出し、その値が１であるか否かを
チェックする。すなわち、カウンタブランチ命令では指
定された汎用レジスタの内容を減算し、その結果から１
６進で“ｏ。

００　０００１”でない時に１を出力し、これをアンド
回路８４′に与える。このことにより、汎用レジスタの
内容から予測可能な分岐判定を判定回路５を用いて行う
ことができる。ただしこの場合にも、その分岐予測タイ
ミングから本来の判定サイクルまでの間に一回判定レジ
スタの値が変更を受けないことを、前述した回路５０’
、５１’５２’、５３’、５４’、５５’、８２’を用
いて検出する必要がある。

すなわち、命令レジスタ２の内容をデコーダ８０でカウ
ンタブランチ命令と判別し、かつその命令の連続５つ前
までの命令が汎用レジスタの内容を変更しないものであ
り、かつ現在のカウンタブランチ命令によって指定され
る汎用レジスタの内容が１でないとき、予測可能なカウ
ンタブランチ命令と判定する。

〔発明の効果〕

本発明を用いることによって、分岐予測がイテえる場合
の分岐命令の実行の場合、分岐先命令に続く命令の実行
が待たされる確率を下げることができる。実行される命
令数に対する無条件命令の割合にもよるが、分岐命令が
現れる確率は高い為、総合性能を向上させることができ
る。

【図面の簡単な説明】

第１図は１サイクル・パイプラインにおける無条件分岐
命令の実行について説明する図、第２図は本発明の一実
施例を示す図、 第３図は本発明の実施例の一般の命令の実行の場合につ
いて説明する図、 第４図は本発明の実施例の条件分岐命令の実行の場合に
ついて説明する図、 第５図は本発明の実施例の無条件分岐命令の実行の場合
について説明する図、 第６図（ａ）、（ト））及び（Ｃ）は分岐判定回路５の
具体的回路を示す図、 第７図は分岐条件選択回路の構成例を示す図、第８図は
分岐条件選択回路の真理値表を示す図、第９図は分岐予
測サイクルを説明する図、第１０図は１サイクル・パイ
プラインにおける分岐命令の実行について説明する図、 第１１図は命令先取りパイプラインについて説明する図
、 第１２図は分岐先命令の開始時にＴａｒｇｅｔ側命令フ
ェッチがない場合の例（そのｌ）を示す図、第１３図は
分岐先命令の開始時にＴａｒｇｅｔ側命令フェッチがな
い場合の例（その２）を示す図である。 ｌ・・・命令フェッチに使用される命令先取リバッファ
、 ２・・・命令のデコードに使用される命令レジスタ、 ４・・・セレクタ、 ５・・・分岐判定回路、 ６・・・汎用レジスタ群（ＧＲ）、 ７・・・アドレス計算の為のレジスタ群（ＸＲ，ＢＲ，
Ｄ）、 ８・・・アドレス加算器、 ９・・・アドレス加算器の結果を受は取るレジスタ（Ｌ
ＡＲ＃Ｔ）、 １０．１１・・・分岐判定回路５の結果をパイプライン
の進みに合わせて保 持するフラグ（Ｆｌ、Ｆ２）、 １２・・・レジスタ（ＬＡＲ＃Ｔ）の値を基にアドレス
変換を行うアドレス変換回 路、 １３・・・アドレス変換回路の結果を保持するレジスタ
（ＰＡＲ＃Ｂ）、 １４・・・レジスタ（ＬＡＲ＃Ｔ）９の値を変換せずに
保持するレジスタ（ＬＡＲ ＃Ｂ）、 １５・・・バッファメモリ、 １６・・・レジスタ（ＰＡＲ＃Ｂ）１３の値をパイプラ
インの進みに合わせて保持 するレジスタ（ＰＡＲ＃Ｅ）、 １８・・・レジスタ（ＰＡＲ＃Ｅ）１６の値をパイプラ
インの進みに合わせて保持 するレジスタ（ＰＡＲ＃Ｗ）、 １９・・・演算のオペランドをバッファメモリ１５から
受は取るレジスタ、 ２０・・・演算のオペランドを汎用レジスタ群６から受
は取るレジスタ、 ・演算回路、 ・演算結果を保持するレジスタ、 ・分岐判定回路、 ・命令先取りアドレスを保持するレジ スタ（Ｌ　ＩＡ＃Ａ）、 ・命令長を選択するセレクタ、 ・命令フェッチアドレスのセレクタ、 ・分岐判定回路の選択回路、 ・アドレス加算器、 ・レジスタ（Ｌ　ＩＡ＃Ｔ）、 ・アドレス変換回路、 レジスタ（Ｐ　Ｉ　Ａ＃Ｂ）、 フラグ（Ｆ２ａ）、 フラグＣＦ２ｂ）、 ＡＮＤゲート、 ＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 １）命令の実行及び命令の先取りをパイプライン方式で
   行い、かつ、分岐命令に対しては、該分岐命令の分岐先
   命令の取り出しを分岐判定サイクルに先行して行う計算
   機システムにおいて、上記分岐命令の実行の際には、そ
   のパイプライン中の分岐判定サイクルに先立つサイクル
   において条件判定を行うことができることを検出し、か
   つ、分岐判定を行う第１の分岐判定手段と、該第１の分
   岐判定手段により分岐成立と判断される場合には、分岐
   命令のパイプライン中の分岐判定サイクルを待つことな
   しに、上記分岐先命令に引続く命令群の先取りを開始す
   る手段とを設けたことを特徴とする命令取出し制御方式
   。 ２）前記第１の分岐判定手段において、命令コードと条
   件コードの両方から分岐判定に先立って条件分岐の判定
   を行うことを特徴とする請求項１記載の命令取出し制御
   方式。 ３）前記第１の分岐判定手段は命令コードから分岐判定
   に先立って無条件分岐の判定を行うことを特徴とする請
   求項１記載の命令取出し制御方式。 ４）前記第１の分岐判定手段は、命令のデコードサイク
   ルにおいて分岐判定を行うことを特徴とする請求項１記
   載の命令取出し制御方式。 ５）前記第１の分岐判定手段は、命令コードをデコード
   し、条件分岐か無条件分岐かの解読を行う手段と、 前記分岐命令の直前の命令から連続する複数の命令が条
   件コードを更新しないことを判別する判別手段と、 前記命令コードと、条件コードの組み合わせにより、分
   岐判定サイクルに先立って判定可能な分岐命令を選択す
   る分岐命令選択手段と、 前記解読手段が条件分岐であることを解読し、前記判別
   手段により直前より連続する複数サイクルに条件コード
   を更新しないことを判別し、かつ前記分岐命令選択手段
   により分岐命令となる命令を選択された場合に、分岐命
   令が予測可能であると判断する判断手段からなることを
   特徴する請求項１記載の命令取出し制御方式。 ６）前記第１の分岐判定手段は、前記分岐命令が汎用レ
   ジスタの値を演算し、その結果が特定の値である場合に
   分岐成功とするカウンタブランチ命令であることを判別
   したときには、前記汎用レジスタの値が前記特定値であ
   るかどうかチェックすることを特徴とする請求項５記載
   の命令取出し制御方式。 ７）命令デコーダの内容がカウンタブランチ命令である
   ことを判別する手段と、分岐命令の前に連続する命令の
   所定数が汎用レジスタの内容を更新しないことを判断す
   る手段と、分岐命令によって指定された汎用レジスタの
   内容が特定の値でないことを判断する手段と、上記３つ
   の手段の全ての条件が成立したときにカウンタブランチ
   命令が予測可能であると決定する手段とからなる特許請
   求項１記載の命令取出し制御方式。 ８）前記第１の分岐判定手段は、命令コードをデコード
   し、条件分岐か無条件分岐かの解読を行う手段と、 前記第１の分岐判定手段において、前記分岐命令の直前
   から連続する複数の命令が条件コードを更新しない命令
   であることを判定する第１の判別手段と、 前記第１の分岐判定手段において、前記命令の直前から
   連続する複数の命令が該当する汎用レジスタを更新しな
   い命令であることを判定する第２の判別手段と を設け、 前記分岐命令が無条件分岐であるとき、または、前記分
   岐命令が命令コードと条件コードから分岐判定を行う必
   要がある分岐命令であり、かつ、前記第１の判別手段に
   よって分岐予測が可能と判定されるとき、または、 前記分岐命令が汎用レジスタの値から分岐判定を行う必
   要がなる分岐命令であり、かつ、前記第２の判別手段に
   よって分岐予測が可能と判定されるときに、 本来の分岐判定サイクルに先立つサイクルによる分岐判
   定を可能とする手段を持つことを特徴とする請求項１記
   載の命令取出し制御方法。 ９）前記先取り開始手段は、前記第１の分岐判定手段の
   結果と、本来の分岐判定サイクルにおいて条件コードか
   ら分岐するかどうかの判定を行う第２の分岐判定手段と
   の結果に基づいて、分岐命令に引き続く命令、あるいは
   分岐先命令に引き続く命令をバッファメモリから引き出
   すためのアドレス情報をセットしているレジスタ（９）
   、（１４）、（３０）を選択する選択手段（３１）、（
   ３２）、（３３）を有することを特徴とする請求項１記
   載の命令取出し制御方式。 １０）前記選択手段は、前記第１の分岐判定手段と前記
   第２の分岐判定手段に基づいて、通常の分岐命令か予測
   可能な分岐命令かを選択する分岐条件選択回路（３３）
   と、前記アドレス情報を選択するアドレス情報選択手段
   （３２）と、選択される命令の命令長を選定する命令長
   選択回路（３１）と有する請求項９記載の命令取出し制
   御方式。 １１）前記第１の分岐判定回路によって分岐判定された
   場合にはその分岐命令の分岐先命令とそれに引き続く命
   令のデコードを連続するサイクルで行う命令先取り実行
   手段をさらに有することによりパイプライン制御を行う
   請求項１記載の命令取出し制御方式。 １２）命令をデコードし、命令の論理アドレスを計算し
   、実アドレスに変換した後、命令とデータが格納されて
   いるバッファメモリから、命令又はデータを読み出し、
   命令に基づくデータの演算を行い、結果を再びバッファ
   メモリ或いは汎用レジスタに書き込む命令実行パイプラ
   イン処理を行う手段と、 現在の命令に引き続く命令、分岐命令に対する分岐先命
   令に引き続く命令を前記各命令の命令実行パイプライン
   処理のデコードサイクルに先立って前記バッファメモリ
   から読み出す命令先取りパイプライン処理手段と、 上記分岐命令の実行の際には、そのパイプライン中の分
   岐判定サイクルに先立って分岐を判定する第１の分岐判
   定手段と、 該第１の分岐判定手段により分岐成立と判断される場合
   には分岐命令のパイプライン中の分岐判定サイクルを待
   つことなしに、前記分岐先命令に引き続く命令群の先取
   りを開始する手段とを設けたことを特徴とする命令取出
   し制御方式。 １３）命令をデコードし、命令の論理アドレスを計算し
   、実アドレスに変換した後、命令とデータが格納されて
   いるバッファメモリから、命令又はデータを読み出し、
   命令に基づくデータの演算を行い、結果を再びバッファ
   メモリ或いは汎用レジスタに書き込む命令実行パイプラ
   イン処理を行い、現在の命令に引き続く命令、分岐命令
   に対する分岐先命令に引き続く命令を前記各命令の命令
   実行パイプライン処理のデコードサイクルに先立って前
   記バッファメモリから読み出す命令先取りパイプライン
   処理を行い、 上記分岐命令の実行の際には、そのパイプライン中の分
   岐判定サイクルに先立って分岐を判定し、この結果分岐
   成立と判断される場合には分岐命令のパイプライン中の
   分岐判定サイクルを待つことなしに、前記分岐先命令に
   引き続く命令群の先取りを開始することを特徴とする命
   令取出し制御方法。