JPH0225262B2 - - Google Patents
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- JPH0225262B2 JPH0225262B2 JP55167452A JP16745280A JPH0225262B2 JP H0225262 B2 JPH0225262 B2 JP H0225262B2 JP 55167452 A JP55167452 A JP 55167452A JP 16745280 A JP16745280 A JP 16745280A JP H0225262 B2 JPH0225262 B2 JP H0225262B2
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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Description
【発明の詳細な説明】
この発明は、半導体記憶装置に係り、特にその
スタテツク型メモリセルに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device, and particularly to a static type memory cell thereof.
近年、スタテツク型メモリセルとして、第１図
に示すような、ポリシリコン高抵抗負荷型メモリ
セルが広く用いられている。すなわち、このメモ
リセルは、特定される一方向に設定される複数の
ワード線１１，１１′…、およびこのワード線に
直交するように設定した複数のデータ線１２，１
２′…で設定される各区画に対応して配置される。
そして、１つの区画を設定するデータ線１２と１
２′との間に、転送用トランジスタTr1および
Tr1′を介してフリツプフロツプ１３が設定され
る。この転送用トランジスタTr1，Tr1′は、ゲー
トがそれぞれワード線１１に接続されて、このワ
ード線１１の制御信号により、データ線１２，１
２′からの信号をフリツプフロツプ１３に書き込
み、あるいはフリツプフロツプ１３に記憶設定さ
れた状態を読み出すようにしている。前記フリツ
プフロツプ１３は、１対のトランジスタTr2，
Tr2′を備え、それぞれのトランジスタの一方の電
極と他方のトランジスタのゲートをクロスカツプ
ルの状態で接続され、このトランジスタTr2，
Tr2′の他方の電極は接地点VSSに接続されている。
上記トランジスタTr2，Tr2′の一方の電極部には
それぞれポリシリコンの抵抗Ｒ，R′を介して電
源VDDに接続する。 In recent years, polysilicon high resistance load type memory cells as shown in FIG. 1 have been widely used as static type memory cells. That is, this memory cell has a plurality of word lines 11, 11', .
2'... are arranged corresponding to each section set.
Then, the data lines 12 and 1 that define one section are
2′, transfer transistors Tr 1 and
A flip-flop 13 is set up via Tr 1 '. The transfer transistors Tr 1 and Tr 1 ' have their gates connected to the word line 11, respectively, and are connected to the data lines 12 and 1 by the control signal of the word line 11.
The signal from the flip-flop 2' is written into the flip-flop 13, or the state stored in the flip-flop 13 is read out. The flip-flop 13 includes a pair of transistors Tr 2 ,
Tr 2 ′, one electrode of each transistor and the gate of the other transistor are connected in a cross-coupled state, and this transistor Tr 2 ,
The other electrode of Tr 2 ' is connected to the ground point V SS .
One electrode portion of the transistors Tr 2 and Tr 2 ' is connected to a power supply V DD via polysilicon resistors R and R', respectively.
このようなメモリセルにおいて、フリツプフロ
ツプ１３のトランジスタTr2，Tr2′は、Ｎチヤネ
ル型MOSトランジスタによつて構成され、その
オン・オフ状態によつて「０」および「１」の情
報の記憶保持を行なつている。 In such a memory cell, the transistors Tr 2 and Tr 2 ' of the flip-flop 13 are composed of N-channel MOS transistors, and store and hold "0" and "1" information depending on their on/off states. is being carried out.
このようなポリシリコンによる負荷抵抗Ｒ，
R′を用いたスタテツク型メモリセルは、フリツ
プフロツプの負荷にトランジスタを用いた、負荷
トランジスタ型のメモリセルに比べ、メモリセル
を構成するためのチツプ上の専有面積を小さくす
ることができる。したがつて、メモリ密度が向上
でき、大容量化が可能となる利点を有している。 Load resistance R due to such polysilicon,
A static type memory cell using R' can occupy a smaller area on a chip to configure the memory cell than a load transistor type memory cell using a transistor as a flip-flop load. Therefore, it has the advantage that memory density can be improved and capacity can be increased.
ところで、上述したポリシリコンによる抵抗
Ｒ，R′を負荷とするメモリセルでは、「０」記憶
側ノードでVDD→Ｒ→NMOS→VSSの経路で直流
貫通電流が生ずる。例えば、ポリシリコン抵抗Ｒ
を常温で10GigaΩ（１×1010Ω）に設定したとし
て、電源電圧VDD＝5Vでの１セル当りの貫通電流
は、
5V／１×1010Ω＝５×10-10A＝500PA
となる。16kbitのスタテツクRAMでは、メモリ
セルの総数は16384個であるので、メモリセルで
消費される貫通電流の総和は、常温で約8μAとな
る。また、ポリシリコンの抵抗値は温度係数を持
ち、高温状態では常温の値の略1/10〜1/100の抵
抗値に下がるため、さらに消費電流が増加してし
まう欠点がある。 By the way, in a memory cell loaded with the above-mentioned polysilicon resistors R and R', a DC through current is generated at the "0" storage node along a path of V DD → R → NMOS → V SS . For example, polysilicon resistance R
Assuming that is set to 10GigaΩ (1×10 10 Ω) at room temperature, the through current per cell at power supply voltage V DD = 5V is 5V/1×10 10 Ω = 5×10 -10 A = 500PA . In a 16 kbit static RAM, the total number of memory cells is 16,384, so the total through current consumed by the memory cells is approximately 8 μA at room temperature. Furthermore, the resistance value of polysilicon has a temperature coefficient, and at high temperatures the resistance value decreases to about 1/10 to 1/100 of the value at room temperature, which has the disadvantage of further increasing current consumption.
前述の貫通電流を減らすために、現在、ポリシ
リコンの抵抗値を大きくする技術、すなわち高抵
抗ポリシリコン製造技術の開発が進められてい
る。しかし、これには物理的な限界がある。 In order to reduce the above-mentioned through current, a technology for increasing the resistance value of polysilicon, that is, a high-resistance polysilicon manufacturing technology is currently being developed. However, this has physical limits.
この発明は上記の事情を鑑みてなされたもの
で、その目的とするところは、ポリシリコン高抵
抗負荷型メモリセルの高集積性を損なうことな
く、メモリセルで消費される貫通電流を減少でき
る半導体記憶装置を提供することである。 This invention was made in view of the above circumstances, and its purpose is to reduce the through current consumed by memory cells without impairing the high integration of polysilicon high resistance load type memory cells. It is to provide a storage device.
以下、この発明の一実施例を図面を参照して説
明する。第２図はその回路図を示すもので、メモ
リセルはワード線１１，１１′…、およびデータ
線１２，１２′…で区画される部分に配置される。
そして前記データ線１２と１２′との間に、転送
用トランジスタTr1，Tr1′を介して、メモリセル
を構成するフリツプフロツプ１４が設定され、転
送用トランジスタTr1，Tr1′のゲートはワード線
１１に接続される。そして、ワード線１１の制御
信号により、データ線１２，１２′からの信号を
フリツプフロツプ１４に書き込み、あるいはフリ
ツプフロツプ１４からその記憶信号を読み出す。
上記フリツプフロツプ１４は、１対のＮチヤネル
型のMOSトランジスタTr2，Tr2′を備え、このト
ランジスタTr2，Tr2′の一方の電極と、他方のト
ランジスタのゲートがクロスカツプルに接続さ
れ、上記一方の電極はそれぞれ転送用トランジス
タTr1，Tr1′に接続されている。そして、他方の
電極は接地点VSSに接続されている。そして、こ
のトランジスタTr2，Tr2′の上記一方の電極部
に、それぞれポリシリコンの抵抗Ｒ，R′および
順方向にされるダイオードＤ，D′を介して信号
φを供給する。この信号φはパルス状矩形波信号
で構成して、間欠的に「１」となる信号とされ、
この半導体記憶装置の動作制御用に使用される。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 shows a circuit diagram thereof, in which memory cells are arranged in areas partitioned by word lines 11, 11', . . . and data lines 12, 12', .
A flip-flop 14 constituting a memory cell is set between the data lines 12 and 12' via transfer transistors Tr 1 and Tr 1 ', and the gates of the transfer transistors Tr 1 and Tr 1 ' Connected to line 11. Then, according to the control signal of the word line 11, the signals from the data lines 12, 12' are written into the flip-flop 14, or the stored signals are read from the flip-flop 14.
The flip-flop 14 includes a pair of N-channel MOS transistors Tr 2 , Tr 2 ′, one electrode of the transistors Tr 2 , Tr 2 ′ and the gate of the other transistor are connected in a cross couple, and the One electrode is connected to transfer transistors Tr 1 and Tr 1 ', respectively. The other electrode is connected to the ground point V SS . A signal φ is supplied to the one electrode portion of the transistors Tr 2 and Tr 2 ' through polysilicon resistors R and R' and forward-directed diodes D and D', respectively. This signal φ is made up of a pulsed rectangular wave signal and becomes "1" intermittently,
It is used for controlling the operation of this semiconductor memory device.
すなわち、上記のように構成される半導体記憶
装置において、まず、「０」を記憶している場合
には、「０」記憶側ノードでダイオードの順方向
電圧降下VF特性で決まるオン抵抗が、ポリシリ
コン抵抗に直列に入るのみで、本質的には第１図
で示した従来型メモリセルの「０」記憶メカニズ
ムと同一であるが、電源がパルス状矩形波信号φ
として間欠的に供給されるので、φが“０”の時
に、メモリセルの“０”記憶側での電流消費はな
くなる。また、「１」の記憶状態にあつては、従
来は電源VDDが常にメモリセルに供給されていた
のに対し、上記装置では、電源が第３図の破線で
示すようなパルス状矩形波信号φとして供給され
る。このため、信号φが「１」になつている時
は、ポリシリコン抵抗とダイオードを通して、メ
モリセルの「１」記憶ノードがリフレツシユされ
る。そして、信号φが「０」になつている間は、
ダイオードが逆方向バイアスとなるため、「１」
記憶ノードの信号電荷は、転送用トランジスタ
Tr1のドレイン容量、Ｎチヤネル型MOSトラン
ジスタTr2のドレイン容量、及びＮチヤネル型
MOSトランジスタTr2のゲート容量（あるいは
転送用トランジスタTr1のドレイン容量、Ｎチヤ
ネル型MOSトランジスタTr1のドレイン容量、
及びＮチヤネル型MOSトランジスタTr2のゲー
ト容量）にダイナミツク的に保持される。しか
し、「１」記憶ノードの信号電荷は漏れ電流によ
つて失なわれるので、信号φを所定の周期で
「１」として、「１」の記憶状態をリフレツシユす
る。そして、前記「１」記憶ノードの信号電荷の
電圧値Ｖの時間ｔに対する変化状態は第３図に示
すようになる。 That is, in the semiconductor memory device configured as described above, when "0" is stored, the on-resistance determined by the forward voltage drop V F characteristic of the diode at the "0" storage side node is It only goes in series with the polysilicon resistor, and is essentially the same as the "0" storage mechanism of the conventional memory cell shown in FIG.
Since φ is intermittently supplied as 0, there is no current consumption on the 0 storage side of the memory cell when φ is 0. In addition, in the memory state of "1", conventionally the power supply V DD was always supplied to the memory cell, but in the above device, the power supply is a pulsed rectangular wave as shown by the broken line in Figure 3. It is supplied as a signal φ. Therefore, when the signal φ is "1", the "1" storage node of the memory cell is refreshed through the polysilicon resistor and diode. Then, while the signal φ is "0",
“1” because the diode is reverse biased.
The signal charge of the storage node is transferred to the transfer transistor.
Drain capacitance of Tr 1 , drain capacitance of N-channel type MOS transistor Tr 2 , and N-channel type
Gate capacitance of MOS transistor Tr 2 (or drain capacitance of transfer transistor Tr 1 , drain capacitance of N-channel MOS transistor Tr 1 ,
and the gate capacitance of the N-channel MOS transistor Tr2 ). However, since the signal charge of the "1" storage node is lost due to leakage current, the signal φ is set to "1" at a predetermined period to refresh the "1" storage state. FIG. 3 shows how the voltage value V of the signal charge at the "1" storage node changes with respect to time t.
すなわち、図示するように信号φが「１」にな
ると、メモリセル内の「１」記憶ノードは、ダイ
オードの順電圧降下VFがあるので、（VDD−VF）
までリフレツシユされる。そして信号φが「０」
になると、「１」記憶ノードは漏れ電流によつて
電圧が除々に降下して行く、そこで、「１」記憶
の状態として認められる。範囲内で昇圧すれば、
「１」記憶の状態が保持できる。この電圧降下時
間t2は漏れ電流の大きさによつて決定されるが、
ダイナミツクRAMの場合と同様に、常温で数
100nsの周期でリフレツシユすれば良い。また、
昇圧に要する時間t1は、ポリシリコン抵抗とダイ
オードの順方向におけるオン抵抗、およびメモリ
セル内の記憶ノードにおける記憶容量の時定数で
定まる。したがつて、この定数値によつて信号φ
の「１」状態の時間を設定すれば良い。 That is, as shown in the figure, when the signal φ becomes "1", the "1" storage node in the memory cell has a forward voltage drop V F of the diode, so (V DD − V F )
will be refreshed until And the signal φ is “0”
Then, the voltage of the "1" storage node gradually drops due to the leakage current, and therefore, it is recognized as a "1" storage state. If the pressure is increased within the range,
The state of "1" memory can be maintained. This voltage drop time t2 is determined by the magnitude of the leakage current, but
As with dynamic RAM, the
It is sufficient to refresh at a cycle of 100ns. Also,
The time t 1 required for boosting is determined by the polysilicon resistance, the forward on-resistance of the diode, and the time constant of the storage capacitance at the storage node in the memory cell. Therefore, depending on this constant value, the signal φ
What is necessary is to set the time for the "1" state.
次に、上述した「１」記憶ノードにおける電圧
昇圧時間t1、および電圧降下時間t2を用いて、こ
の半導体記憶装置の貫通電流を求める。例えば、
ポリシリコン抵抗を1MΩ（１×106Ω）に設定する
と、ダイオードのオン抵抗は、通常ポリシリコン
抵抗に比べて充分小さいため無視できる。そこ
で、記憶容量、すなわち転送用トランジスタTr1
のドレイン容量、Ｎチヤネル型MOSトランジス
タTr2のドレイン容量、及びＮチヤネル型MOS
トランジスタTr2のゲート容量の和（あるいは転
送用トランジスタTr1のドレイン容量、Ｎチヤネ
ル型MOSトランジスタTr2のドレイン容量、及
びＮチヤネル型MOSトランジスタTr2のゲート
容量の和）を0.05PF（５×10-14F）に設定すれ
ば、この装置の時定数は、
１×106Ω×５×10-14F＝５×10-8S
となる。したがつてt1＝50nsである。t2＝50nsと
すれば、t1／t2＝2.5×10-7となる。次に、この装
置のメモリセルで消費される記憶「０」側の貫通
電流を求める。VDD＝5Vの場合、
5V／１×106Ω＝５×10-6A＝5μA
であるが、この貫通電流が生ずるのは、信号φが
「１」になつている間、すなわちt1の期間のみで
あるので、リフレツシユサイクルの期間で平均す
ると、t1≪t2であるから、１セル当りの平均貫通
電流は、
５×10-6A×t1／t1＋t2５×10-6A×t1／t2
＝1.25×10-12A＝1.25PA
となる。例えば、16kbitスタテツクRAMとすれ
ば、メモリセルで消費される貫通電流の総和は、
常温で
1.25×10-12A×16384２×10-8＝20nA
となる。この電流値は、従来型メモリセルの電流
値の数100分の１の値である。 Next, the through current of this semiconductor memory device is determined using the voltage boost time t 1 and voltage drop time t 2 at the "1" storage node described above. for example,
When the polysilicon resistance is set to 1MΩ (1×10 6 Ω), the on-resistance of the diode is usually sufficiently small compared to the polysilicon resistance and can be ignored. Therefore, the storage capacity, that is, the transfer transistor Tr 1
, the drain capacitance of N-channel MOS transistor Tr 2 , and the drain capacitance of N-channel MOS transistor Tr 2.
The sum of the gate capacitances of the transistors Tr 2 (or the sum of the drain capacitance of the transfer transistor Tr 1 , the drain capacitance of the N-channel MOS transistor Tr 2 , and the gate capacitance of the N-channel MOS transistor Tr 2 ) is 0.05PF (5× 10 -14 F), the time constant of this device is 1 x 10 6 Ω x 5 x 10 -14 F = 5 x 10 -8 S. Therefore, t 1 =50ns. If t 2 =50 ns, t 1 /t 2 =2.5×10 -7 . Next, the through current on the storage "0" side consumed by the memory cell of this device is determined. When V DD = 5V, 5V/1×10 6 Ω = 5×10 -6 A = 5 μA, but this through current occurs while the signal φ is “1”, that is, t 1 Since t 1 ≪ t 2 , the average through current per cell is 5×10 -6 A×t 1 /t 1 +t 2 5× 10 -6 A x t 1 / t 2 = 1.25 x 10 -12 A = 1.25 PA. For example, for a 16kbit static RAM, the total through current consumed by the memory cells is:
At room temperature, it becomes 1.25×10 -12 A×163842×10 -8 = 20nA. This current value is several hundredths of the current value of a conventional memory cell.
ところで、このような半導体記憶装置を構成す
るダイオードとしては、通常のダイオード特性が
あれば良く、特に順方向バイアスでのVF、オン
抵抗等に関する使用上の制限はない。また、逆方
向バイアス特性に関しては漏れ電流が小さい方が
良く、これが大きいと上記t2が短かくなり、リフ
レツシユサイクルの時間が短かくなるが、メモリ
セルの記憶ノードでの漏れ電流程度であれば問題
ない。しかし、通常用いられている、拡散によつ
て形成されたダイオードでは、高集積性を損なつ
てしまう。そこで、例えばトランジスタTr2、ダ
イオードＤを第４図に示すように構成すると良
い。 By the way, the diode constituting such a semiconductor memory device only needs to have normal diode characteristics, and there are no restrictions on its use, particularly regarding forward bias V F , on-resistance, etc. Also, regarding reverse bias characteristics, the smaller the leakage current, the better; if it is large, the above t 2 will be shortened, and the refresh cycle time will be shortened. No problem. However, the commonly used diode formed by diffusion impairs high integration. Therefore, it is preferable to configure the transistor Tr 2 and the diode D as shown in FIG. 4, for example.
すなわち、半導体基板１５に、N+の拡散層と
ゲート１６によつて、フリツプフロツプ用トラン
ジスタTr2を形成し、このトランジスタTr2に接
して、シヨツトキ・ダイオードＤが設けられるも
のである。このシヨツトキ・ダイオードＤは、
N-の拡散層とアルミニウム等の金属１７によつ
て形成され、正電源側から見て順方向に働く。 That is, a flip-flop transistor Tr 2 is formed on a semiconductor substrate 15 by an N + diffusion layer and a gate 16, and a shot key diode D is provided in contact with this transistor Tr 2 . This shotgun diode D is
It is formed of an N - diffusion layer and a metal 17 such as aluminum, and operates in the forward direction when viewed from the positive power supply side.
なお、実施例ではダイオードＤ，D′の位置を、
それぞれ、ポリシリコン抵抗Ｒ，R′とトランジ
スタTr2，Tr2′のゲート接続点の間としたが、信
号入力端子φとポリシリコン抵抗Ｒ，R′の間に
挿入しても良いのはもちろんである。 In addition, in the example, the positions of the diodes D and D' are
Although they were inserted between the polysilicon resistors R and R' and the gate connection points of the transistors Tr 2 and Tr 2 ', respectively, they may of course be inserted between the signal input terminal φ and the polysilicon resistors R and R'. It is.
以上説明したようにこの発明によれば、ポリシ
リコン抵抗負荷型メモリセルの高集積性を損なう
ことなく、メモリセルで消費される貫通電流を減
少でき、したがつて消費電力の少ない半導体記憶
装置が得られる。 As explained above, according to the present invention, the through current consumed by the memory cell can be reduced without impairing the high integration of the polysilicon resistive load type memory cell, and therefore a semiconductor memory device with low power consumption can be realized. can get.
第１図は従来のスタテイツク型メモリセルを説
明する回路図、第２図はこの発明の一実施例に係
る半導体記憶装置のメモリセルを示す回路図、第
３図は上記メモリセルの動作状態を示す波形図、
第４図は上記メモリセルを構成する集積半導体の
例を説明する構成図である。
１１……ワード線、１２，１２′……データ線、
１４……フリツプフロツプ、Tr1，Tr1′……転送
用トランジスタ、Tr2，Tr2′……トランジスタ、
Ｒ，R′……ポリシリコン抵抗、Ｄ，D′……ダイ
オード、φ……信号入力端子、VSS……接地点。
FIG. 1 is a circuit diagram illustrating a conventional static type memory cell, FIG. 2 is a circuit diagram illustrating a memory cell of a semiconductor memory device according to an embodiment of the present invention, and FIG. 3 is a circuit diagram illustrating the operating state of the memory cell. Waveform diagram shown,
FIG. 4 is a configuration diagram illustrating an example of an integrated semiconductor constituting the memory cell. 11...word line, 12,12'...data line,
14...Flip-flop, Tr1 , Tr1 '...transfer transistor, Tr2 , Tr2 '...transistor,
R, R'...Polysilicon resistance, D, D'...Diode, φ...Signal input terminal, V SS ...Grounding point.
Claims (1)
MOSトランジスタと、これらのMOSトランジス
タそれぞれの記憶ノードと電源端子間に接続され
たポリシリコン抵抗および上記電源端子側からみ
て順方向としたダイオードの直列回路とを備え、
この直列回路を介して間欠的に「１」となるパル
ス状電源を供給するようにしたことを特徴とする
半導体記憶装置。 ２ 前記パルス状電源は、前記記憶ノードの放電
時間より短い所定の時間間隔で「１」となること
を特徴とする特許請求の範囲第１項記載の半導体
記憶装置。[Claims] 1. A pair of flip-flops constituting a storage flip-flop.
It comprises a MOS transistor, a polysilicon resistor connected between a storage node of each of these MOS transistors and a power supply terminal, and a series circuit of a diode in a forward direction when viewed from the power supply terminal side,
A semiconductor memory device characterized in that a pulsed power supply that becomes "1" intermittently is supplied via this series circuit. 2. The semiconductor memory device according to claim 1, wherein the pulsed power supply becomes "1" at a predetermined time interval shorter than the discharge time of the storage node.
Priority Applications (3)
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|---|---|---|---|
| JP55167452A JPS5791554A (en) | 1980-11-28 | 1980-11-28 | Semiconductor memory |
| GB8314710A GB2089157B (en) | 1980-11-28 | 1981-11-18 | Semiconductor storage circuit |
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Applications Claiming Priority (1)
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| GB (1) | GB2089157B (en) |
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1980
- 1980-11-28 JP JP55167452A patent/JPS5791554A/en active Granted
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1981
- 1981-11-18 GB GB8314710A patent/GB2089157B/en not_active Expired
- 1981-11-25 DE DE19813146734 patent/DE3146734A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| GB2089157A (en) | 1982-06-16 |
| GB2089157B (en) | 1984-04-26 |
| JPS5791554A (en) | 1982-06-07 |
| DE3146734A1 (en) | 1982-08-05 |
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