DE3146734A1 - SEMICONDUCTOR MEMORY CIRCUIT - Google Patents
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Description
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25. November 1981November 25, 1981
Halbleiter-SpeicherschaltungSemiconductor memory circuit
Die Erfindung betrifft eine Halbleiterschaltung mit einer Strom- oder Spannungs-Speiseklemme, einem erste und zweite MOS-Transistoren sowie erste und zweite Datenhalte-Knotenpunkte aufweisenden Flip-Flop (kreis), einem zwischen die Speiseklemme und den ersten Datenhai te-Knotenpunkt geschalteten ersten Widerstandselement aus Silizium und einem zwischen die Speiseklemme und den zweiten Datenhalte-Knotenpunkt geschalteten zweiten Widerstandselement aus Silizium.The invention relates to a semiconductor circuit with a current or voltage supply terminal, a first and second MOS transistors and first and second data holding nodes having flip-flops (circle), a first resistor element connected between the supply terminal and the first data line node made of silicon and a connected between the supply terminal and the second data holding node second resistance element made of silicon.
Halbleitervorrichtungen mit einer Matrixanordnung aus statischen Speicherzellen, die hochohmige Widerstände aus polykristallinem Silizium aufweisen, sind an sich bekannt. Die statischen Speicherzellen dieser Art besitzen den in Fig. 1 dargestellten Aufbau mit einem Flip-Flopkreis 1, der MOS-Transistoren TRl und TR2, deren Sourceelektröden an eine Bezugsspannungsquellenklemme VS angeschlossen sind, sowie zwischen ersteSemiconductor devices having a matrix arrangement static memory cells, which have high-ohmic resistances made of polycrystalline silicon, are per se known. The static memory cells of this type have the structure shown in FIG. 1 with a Flip-flop circuit 1, the MOS transistors TRl and TR2, whose source electrodes are connected to a reference voltage source terminal VS are connected, as well as between first
und zweite Ausgangsklemmen des Flip-Flopkreises und eine Strom- oder Spannungsquellenklemme VD geschaltete hochohmige Widerstände Rl und R2 enthält. Die erste Ausgangsklemme des Flip-Flopkreises, d.h. die Verbindung oder Verzweigung zwischen Drainelektrode des MOS-Transistors TRl und Gateelektrode des MOS-Transistors TR2, ist mit einer ersten Datenleitung DL-I über einen Übertragungs-MOS-Transistor TR3 verbunden, dessen Gateelektrode mit einer Wortleitung WL verbunden ist. Die zweiteand second output terminals of the flip-flop circuit and a current or voltage source terminal VD switched Contains high resistance resistors R1 and R2. The first output terminal of the flip-flop circuit, i.e. the connection or junction between the drain electrode of the MOS transistor TRl and the gate electrode of the MOS transistor TR2, is connected to a first data line DL-I via a transfer MOS transistor TR3 connected, the gate electrode of which is connected to a word line WL. The second
Ausgangsklemme des Flip-Flopkreises, d.h. die Verbindung 30Output terminal of the flip-flop circuit, i.e. connection 30
oder Verzweigung zwischen Gateelektrode des MOS-Transistors TRl und Drainelektrode des MOS-Transistors TR2, ist mit einer zweiten Datenleitung DL-2 über einen Übertragungs-MOS-Transistor TR4 verbunden, dessen Gateelektrodeor junction between the gate electrode of the MOS transistor TRl and drain electrode of the MOS transistor TR2, is connected to a second data line DL-2 via a transmission MOS transistor TR4 connected, its gate electrode
an die Wortleitung WL angeschlossen ist. 35is connected to the word line WL. 35
-fr- Ό-fr- Ό
Im Betrieb wird der Strom- bzw. Spannungsquellenklemme VD dieser Speicherselle eine vorbestimmte Spannung aufgeprägt. Beim Einschreiben wird die Wortleitung WL an Spannung gelegt (erregt), und den Datenleitungen DL-I und DL-2 werden Spannungen mit Pegeln entsprechend den einzuschreibenden Daten aufgeprägt.During operation, a predetermined voltage is impressed on the current or voltage source terminal VD of this storage source. During writing, the word line WL is connected to voltage (excited), and the data lines DL-I and DL-2, voltages having levels corresponding to the data to be written are impressed.
Die beschriebene, die Widerstände Rl und R2 aus poly-,Q kristallinem Silizium aufweisende statische Speicherselle nimmt auf dem Chip eine kleinere Fläche ein als eine einen MOS-Transistor als Last verwendende Speicherzelle, so daß die Herstellung eines Speichers mit hoher Integrationsdichte möglich ist= Bei der Speicherzelle nach Fig. 1 führt jedoch einer der MOS-Transistoren TRl oder TR2 einen Strom, so daß ein Streustrom über den im Durchschaltzustand befindlichen MOS-Transistor fließt. Wenn z.B. der MOS-Transistor TRl durchschaltet, fließt ein Gleichstrom von der Stromquellenklemme VD über den Widerstand Rl und die Stromstrecke des MOS-Transistors TRl zur Strom- oder Spannungsquellenklemme VS. Wenn der Widerstandswert des polykristallinen Silizium-Widerstands Rl bei Normaltemperatur beispielsxtfeise 10 GJ^, beträgt und eine Spannung von 5 V an der ,25 Stromquellenklemme VD anliegt, läßt sich der durch eine einzige Speicherzelle fließende Strom wie folgt ausdrucken :The described, the resistors R1 and R2 from poly, Q static memory cell comprising crystalline silicon takes up a smaller area on the chip than a memory cell using a MOS transistor as a load, so that the manufacture of a memory with high Integration density is possible = In the memory cell according to FIG. 1, however, one of the MOS transistors leads TRl or TR2 a current, so that a leakage current through the MOS transistor in the on state flows. If, for example, the MOS transistor TRl turns on, A direct current flows from the power source terminal VD via the resistor Rl and the current path of the MOS transistor TRl to the current or voltage source terminal VS. When the resistance value of the polycrystalline Silicon resistor Rl at normal temperature, for example 10 GJ ^, and a voltage of 5 V on the , 25 is applied to the power source terminal VD, the current flowing through a single memory cell can be printed out as follows :
Il = 5 (V)/1 χ 1010 (ja) = 5 x 1O~10 (A) = 500 (£>A)Il = 5 (V) / 1 χ 10 10 (yes) = 5 x 1O ~ 10 (A) = 500 (£> A)
Bei einem statischen 15-Bit-Speicher mit 16 384 Speicherzellen beträgt der bei Normal tempera tür durch diese - - - -- ^ Speicherzellen fließende Gesamtstrom etwa 8 /lA. Zudem iWith a static 15-bit memory with 16 384 memory cells is the normal temperature door through this - - - - ^ Memory cells total current flowing about 8 / 1A. In addition, i
ändert sich der Widerstandswert von polykristallinem jthe resistance of polycrystalline j changes
Silizium mit der Temperatur; unter Bedingungen hoherSilicon with temperature; under conditions higher
Temperatur verringert er sich auf 1/10 bis 1/100 der *Temperature decreases to 1/10 to 1/100 of *
Größe bei Normaltemperatür, so daß sich der Verlust- jSize at normal temperature, so that the loss j
strom (waste current) durch die Speicherzellen weiter {*electricity (waste current) through the storage cells further {*
vergrößert.enlarged.
Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleiter-Speicherschaltung, die mindestens eine hochohmige Speicherzelle aufweist und mit welcher ein Verluststrom unterdrückt werden kann.The object of the invention is in particular to provide a semiconductor memory circuit which has at least one high-resistance memory cell and with which a leakage current can be suppressed.
Diese Aufgabe wird bei einer Halbleiter-Speichervor- - „ richtung der angegebenen Art durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.In the case of a semiconductor memory device of the type specified, this object is achieved by the attached data Patent claims characterized features solved.
In spezieller Ausführungsform weist die erfindungs-•^5 gemäße Halbleiter-Speicher schaltung, eine Strom- oder Spannungs-Speiseklemme, der eine Impulsspannung aufprägbar ist, ein zwei MOS-Transistoren enthaltendes und zwei Datenhalte-Knotenpunkte aufweisendes Flip-Flop sowie zwei Reihenschaltungen auf, die jeweils zwischen die Speiseklemme und den betreffenden ersten bzw. zweiten Datenhalte-Knotenpunkt des Flip-Flops geschaltet sind und die jeweils ein Widerstandselement aus Silizium und ein in Durchlaßrichtung gegenüber der Speiseklemme geschaltetes Diodenelement aufweisen.In a special embodiment, the invention has • ^ 5 according to semiconductor memory circuit, a current or voltage supply terminal, which a pulse voltage can be impressed is a flip-flop containing two MOS transistors and having two data holding nodes and two series connections, each between the supply terminal and the relevant first or second data hold node of the flip-flop are connected and each have a resistance element made of silicon and a diode element connected in the forward direction opposite the supply terminal.
Da die Dioden erfindungsgemäß in Durchlaßrichtung gegenüber der Speiseklemme zwischen diese sowie erste und zweite Ausgangsklemme des Flip-Flops geschaltet sind, kann der Speiseklemme eine Impulsspannung bzw. eine pulsierende Spannung aufgeprägt werden, weil beim Übergang der an der Speiseklemme anliegenden Spannung auf einen niedrigen Pegel die Dioden einen Stromfluß in Richtung von der ersten und zweiten Ausgangsklemme des Flip-Flops zur Speiseklemme verhindern. Auf diese Weise kann ein von der Speiseklemme über die Widerstände und die Dioden fließender Strom auf eine Mindestgröße verringert werden.Since the diodes according to the invention in the forward direction with respect to the supply terminal between this and first and the second output terminal of the flip-flop are connected, the supply terminal can have a pulse voltage or a pulsating voltage are impressed, because the voltage applied to the supply terminal changes on at a low level the diodes allow current to flow in the direction of the first and second output terminals of the Prevent flip-flops to the supply terminal. In this way one of the supply terminal can use the resistors and Current flowing through the diodes can be reduced to a minimum.
- "" '"" -:- 3H6734- ""'"" - : - 3H6734
Im folgenden ist eine bevorzugte Ausführungsform der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:The following is a preferred embodiment of the Invention in comparison to the prior art explained in more detail with reference to the accompanying drawing. Show it:
Fig. 1 ein Schaltbild einer bisherigen Speicherzelle1 shows a circuit diagram of a previous memory cell
als hochohmige Last aus polykristallinem Silizium,as a high-resistance load made of polycrystalline silicon,
Fig. 2 ein Schaltbild einer Speicherzelle mit hochohmigem Widerstand gemäß einer Ausführungsform der Erfindung,Fig. 2 is a circuit diagram of a memory cell with high resistance Resistor according to one embodiment of the invention,
Fig. 3 eine graphische Darstellung einer Spannungsj5 wellenform zur Erläuterung des Datenhalte-3 is a graphic representation of a voltage j5 waveform to explain the data retention
betriebs der Speicherzelle nach Fig. 2,operation of the memory cell according to FIG. 2,
Fig. 4 eine '(in vergrößertem Maßstab gehaltene) Schnittansicht einer Halbleitervorrichtung, die einen Teil der Speicherzelle nach Fig.2 darstellt,4 is a sectional view (on an enlarged scale) of a semiconductor device incorporating a Represents part of the memory cell according to Figure 2,
Fig. 5 eine (in vergrößertem Maßstab gehaltene) Schnittansicht einer Halbleitervorrichtung, die einen Teil der Speicherzelle nach Fig. 2 bildet, und5 is a sectional view (on an enlarged scale) of a semiconductor device incorporating a Forms part of the memory cell according to FIG. 2, and
Fig. 6 ein Schaltbild einer Abwandlung der Speicherzelle6 is a circuit diagram showing a modification of the memory cell
nach Fig. 2.according to Fig. 2.
Fig. 1 ist eingangs bereits erläutert worden.Fig. 1 has already been explained at the beginning.
Fig. 2 veranschaulicht eine Ausführungsform der Erfindung in Anwendung auf eine Speicherzelle. Diese Speicherzelle umfaßt ein(en) Flip-Flop(kreis) 10 aus zwei MOS-Transistören TRJ. 0 und TRlI, deren Sourceelektroden an einer Bezugsspannungs-Speiseklemme VS susainmengeschaltet sind, eine zwischen eine erste Ausgangsklemme bzw. einen ersten Datenhaite-Knotenpunkt DNl des Flip-Flops undFigure 2 illustrates an embodiment of the invention as applied to a memory cell. This memory cell comprises a (s) flip-flop (circle) 10 of two MOS transistors TRJ. 0 and TRlI, the source electrodes of which at one Reference voltage supply terminal VS are susain-switched, one between a first output terminal or a first data holding node DN1 of the flip-flop and
"V* "-"' *:- 3U6734"V *" - "'* : - 3U6734
-Jf-Ό-Jf-Ό
eine Strom- oder Spannungs-Speiseklemme VP geschaltete erste Reihenschaltung aus einem hochohmigen Widerstand RIO und einer Diode Dl sowie eine zwischen eine zweite Ausgangsklemme bzw. einen zweiten Datenhalte-Knotenpunkt DN2 des Flip-Flops und die Speiseklemme VP geschaltete zweite Reihenschaltung aus einem hochohmigen Widerstand RIl und einer Diode D2. Die erste Ausgangsklemme DNl des Flip-Flops 10, d.h. die Verbindung oder Verzweigung zwischen Drainelektrode des MOS-Transistors TRl© und Gateelektrode des MOS-Transistors TRIl, ist über einen Übertragungs- oder Übernahme-MOS-Transistor TRl2, dessen Gateelektrode mit einer Wortleitung WL verbunden ist, an eine Datenleitung DL-I angeschlossen. Die zweite Ausgangsklemme DN2, d.h. die Verbindung oder Verzweigung zwischen Gateelektrode des MOS-Transistors TRlO und Drainelektrode des MOS-Transistors TRlI, ist über einen mit seiner Gateelektrode an der Wortleitung WL liegenden Übertragungs-MOS-Transistor TR13 mit einer Datenleitung DL-2 verbunden. Die Dioden Dl und D2 sind in bezug auf die Spannungs-Speiseklemme VP in Durchlaßrichtung geschaltet, so daß der Strom von der Speiseklemme VP zu erster und zweiter Ausgangsklemme DNl bzwJ DN2 des Flip-Flops 10 fließen kann. Aufgrund des Vorhandenseins der •25 MOS-Transistoren TRlO und TRIl sowie weiterer Schaltungselemente entstehen Streukapazitäten CSl und CS2 zwischen erster und zweiter Ausgangsklemme DNl bzw. DN2 des Flip-Flops 10 und der Bezugsspannungs-Speiseklemme VS.a current or voltage supply terminal VP switched first series connection of a high-resistance resistor RIO and a diode Dl and one between a second Output terminal or a second data holding node DN2 of the flip-flop and the supply terminal VP, the second series circuit made of a high-value resistor RIl and a diode D2. The first output terminal DNl of the flip-flop 10, i.e. the connection or branch between the drain electrode of the MOS transistor TRl © and The gate electrode of the MOS transistor TRIl is via a transfer or takeover MOS transistor TRl2, whose Gate electrode is connected to a word line WL, connected to a data line DL-I. The second output terminal DN2, i.e. the connection or branch between the gate electrode of the MOS transistor TR10 and The drain electrode of the MOS transistor TRlI is via a with its gate electrode lying on the word line WL transmission MOS transistor TR13 with a data line DL-2 connected. The diodes Dl and D2 are connected in the forward direction with respect to the voltage supply terminal VP, so that the current from the supply terminal VP to the first and second output terminal DN1 or DN2 of the flip-flop 10 can flow. Due to the presence of the • 25 MOS transistors TR10 and TRIL and other circuit elements stray capacitances CS1 and CS2 arise between the first and second output terminal DN1 or DN2 of the flip-flop 10 and the reference voltage supply terminal VS.
°Q Im folgenden ist die Arbeitsweise dq^s Speichers nach Fig. 2 anhand der Spannungswellenformen gemäß Fig. 3 erläutert. Der Speiseklemme VP wird eine in Fig. 3 durch die ausgezogene Linie dargestellte impulsförmige Quellenspannung (pulse power source voltage) aufgeprägt. Beim Einschreiben von Daten in die Speicherzelle nach Fig.2 wird die Wortleitung WL zum Triggern der MOS-Transistoren TR12 und TR13 an Spannung gelegt. Damit werdenIn the following ° Q 2 is the operation dq ^ s memory of Fig. Explained using the voltage waveforms in FIG. 3. A pulse-shaped source voltage (pulse power source voltage), shown in FIG. 3 by the solid line, is impressed on the supply terminal VP. When data is written into the memory cell according to FIG. 2, the word line WL is connected to voltage to trigger the MOS transistors TR12 and TR13. So be
-JZ- %-JZ-%
z.B. Spannungen hohen und niedrigen Pegels zu den Datenleitungen DL-I und DL-2 geleitet. Die auf der D-3-tenleitung DL-I erscheinende Spannung hohen Pegels wird über den MOS-Transistor TR12 zur Gatelektrode des MOS-Transistors TRIl geleitet, um diesen zu triggern bzw. durehzuschalten. Infolgedessen bleibt das Potential an der Ausgangsklemme DN2 des Flip-Flops 10 auf dem niedrigen Pegel, so daß der MOS-Transistor TRIO im Sperrzustand gehalten wird. Wenn die Wortleitung WL am Ende des Einschreibvorgangs an Spannung gelegt wird, sperren die MOS-Transistoren TR12 und TR13. Wenn die an die Speiseklemme VP angelegte Spannung in diesem Zustand den hohen Pegel besitzt, wird ein Stromfluß über den Widerstand RIl, die Diode D2 und den MOS-Transistor TRIl eingeleitet. Zwischenzeitlich lädt sich der Streukondensator bzw. die Streukapazität CSl über den Widerstand RIO und die Diode Dl mit der hochpegeligen Spannung auf. Wenn die an die Speiseklemme VP angelegte Spannung den niedrigen Pegel besitzt, fließt kein.Strom über den Widerstand RIl und die Diode D2. Hierbei wird aufgrund der Spannung (VP-VF) (VF = Vorwärts- bzw. Durchlaßspannungsabfall über Sie Diode Dl), mit Xtfelcher der Streukondensator CSl auf die in Fig. •25 durch die gestrichelte Linie angedeutete Weise aufgeladen wird, die Diode in Gegen- bzw. Sperr ichtung vorgespannt, und die Ladung des Streukondensators CSl wird dynamisch (fest)gehalten. Die sich am Streukondensator CSl aufbauende Ladung wird, wie durch die gestrichelte Linie in Fig. 3 dargestellt, allmählich entladen, so daß ein Streustrom entsteht. Aus diesem Grund muß in einem passenden Intervall bzw. zu einem passenden Zeitpunkt ein Spannungsimpuls an die Speiseklemme VP angelegt werden, damit die am Streukondensator CSl anliegende Spannung stets oberhalb einer vorbestimmten Größe gehalten werden kann und die gespeicherten Daten jederzeit einwandfrei ausgelesen werden können. Die Periode T der Impulsspannung wirdE.g. high and low level voltages are routed to the data lines DL-I and DL-2. The one on the D-3rd line DL-I appearing high level voltage is passed through the MOS transistor TR12 to the gate electrode of the MOS transistor TRIl to this trigger or switch on. As a result, the potential remains at the output terminal DN2 of the flip-flop 10 at the low level, so that the MOS transistor TRIO is kept in the off state. When the word line WL is connected to voltage at the end of the writing process, the MOS transistors TR12 and TR13 block. When the voltage applied to the supply terminal VP is at the high level in this state, a current will flow initiated via the resistor RIl, the diode D2 and the MOS transistor TRIl. In the meantime it loads the stray capacitor or the stray capacitance CSl via the resistor RIO and the diode Dl with the high level Tension on. When the voltage applied to the supply terminal VP is at the low level, it flows keine.Strom through the resistor RIl and the diode D2. Due to the voltage (VP-VF) (VF = forward or forward voltage drop across you diode Dl), with Xtfelcher the stray capacitor CSl on the in Fig. • 25 charged manner indicated by the dashed line the diode is biased in the opposite or blocking direction, and the charge of the leakage capacitor CSl is held dynamically (fixed). Which is on the stray capacitor As shown by the broken line in Fig. 3, charge building up CSI becomes gradual discharged, so that a stray current arises. For this reason it must be in a suitable interval or at a At the appropriate time, a voltage pulse is applied to the supply terminal VP, so that the stray capacitor CSl applied voltage can always be kept above a predetermined size and the stored Data can be read out perfectly at any time. The period T of the pulse voltage becomes
durch die Entla,dungsgeschwindigkeit des voll aufgeladenen Streukondensators CSl oder CS2 stark beeinflußt, doch läßt sich die angestrebte Wirkung in ausreichendem Maß erreichen, indem e.in Spannungsimpuls jmit einer Periode von mehreren 100 ms bei Normaltemperatur verwendet wird, und zwar ähnlich einem Spannungsimpuls, der zum Festhalten von im üblichen dynamischen Randomspeicher gespeicherten Daten benutzt wird. Außerdem wir die für das volle Aufladen des Streukondensators CSl oder CS2 erforderliche Zeit durch die Zeitkonstante beeinflußt, welche durch den Widerstandswert des polykristallinen Silizium-Widerstands RIO oder RIl, den Vorwärts- bzw. Durchlaßwiderstand der Diode Dl oder D2 im Durchschaltzustand und die Kapazität des •Streukondensators CSl oder CS2 bestimmt wird.by the discharge speed of the fully charged one Stray capacitor CS1 or CS2 greatly influenced, but the aimed effect can be sufficient Achieve measure by e.in voltage pulse jwith a period of several 100 ms at normal temperature is used, similar to a voltage pulse that is used to hold in the usual dynamic random memory is used. We also need to fully charge the stray capacitor CSl or CS2 required time influenced by the time constant, which is determined by the resistance value of the polycrystalline silicon resistor RIO or RIl, the forward or forward resistance of the diode Dl or D2 in the switched-on state and the capacity of the • Stray capacitor CSl or CS2 is determined.
Im folgenden ist der Verluststrom (waste current) 12 beim Speicher gemäß Fig. 2 erläutert. Es sei angenommen, daß der Widerstandswert der polykristallinen Silizium-Widerstände RIO und RIl auf 1 MSL, die Kapazität der Streukondensatoren CSl und CSl auf 0,05 pF und die Periode T auf 200 ms eingestellt sind. Da in diesem Fall der Durchlaßwiderstand der Dioden Dl und D2 im Vergleich *25 zum Widerstandswert der Widerstände Rl und R2 ausreichend niedrig ist, entspricht die Zeitkonstante der Schaltung aus dem Widerstand RIO oder RIl, der Diode Dl oder D2 und dem Streukondensator CSl oder CS2The waste current 12 in the memory according to FIG. 2 is explained below. It is assumed that the resistance value of the polycrystalline silicon resistors RIO and RIl is set to 1 M SL , the capacitance of the stray capacitors CSl and CSl is set to 0.05 pF and the period T is set to 200 ms. Since in this case the forward resistance of the diodes Dl and D2 is sufficiently low compared to the resistance value of the resistors Rl and R2, the time constant corresponds to the circuit of the resistor RIO or RIl, the diode Dl or D2 and the stray capacitor CSl or CS2
Ix 106 (-X2.) χ 5 χ 10"14 (F) = 5 χ ΙΟ"8 (s)Ix 10 6 (-X2.) Χ 5 χ 10 " 14 (F) = 5 χ ΙΟ" 8 (s)
—8-8th
Die Aufladezeit t kann mithin auf 5 χ 10 (s) eingestellt werden.The charging time t can therefore be set to 5 χ 10 (s) will.
Es sei nunmehr angenommen, daß eine Spannung von 5 V an die Speiseklemme VP angelegt wird, während sich der MOS-Transistor TRIl im Durchschaltzustand befindet. In diesem Fall bestimmt sich der Verluststrom 13 imIt is now assumed that a voltage of 5 V is applied to the supply terminal VP while the MOS transistor TRIl is in the on state. In this case, the leakage current 13 im is determined
3U67343U6734
Speicher wie folgt:Storage as follows:
13 = 5 (V)/1 χ 106 (JL) = 5 χ 10~6 (A)13 = 5 (V) / 1 χ 10 6 (JL) = 5 χ 10 ~ 6 (A)
..
Der Strom 13 fließt nur während der Periode t. Der mittlere Verluststrom 12 im Speicher läßt sich daher wie folgt ausdrücken:The current 13 flows only during the period t. Of the The mean leakage current 12 in the memory can therefore be expressed as follows:
T0 t _, _ 50 χ IQ"9 (s) χ 5 χ 10"6 /7.. T0 t _, _ 50 χ IQ "9 (s) χ χ 5 10" 6/7 ..
12 - T χ 13 = 200 χ 10-* (s) . (A) 12 - T χ 13 = 200 χ 10- * (s). (A)
= 1,25 χ 10~12 (A)= 1.25 χ 10 ~ 12 (A)
Wenn mehrere Speicherzellen mit dem Aufbau gemäß Fig. 2 zur Bildung beispielsweise eines statischen Randomspeichers von 16 Kilobit benutzt werden, ergibt sich der Verluststrom zuIf a plurality of memory cells with the structure according to FIG. 2 to form, for example, a static Random memory of 16 kilobits are used, results the leakage current increases
1,25 χ 1O"12 (A) χ 16384 = 2 χ 10~8 (A) 201.25 1O " 12 (A) χ 16384 = 2 χ 10 ~ 8 (A) 20
Dieser Strom ist um mehrere hundert Male (a several hundredth) kleiner als der Verluststrom bei einem 16-Kilobit-Randomspeicher aus einer Anzahl von Speicherzellen mit dem Aufbau gemäß Fig. 1. -25This current is several hundred times smaller than the leakage current in one 16 kilobit random memory from a number of memory cells with the structure according to Fig. 1. -25
Bei der Speicherzelle gemäß Fig. 2 können als Dioden Dl und D2 solche mit gewöhnlichen Diodeneigenschaften verwendet werden. Die Eigenschaften bezüglich Spannungsabfall VF und Durchlaß- oder Durchschalt(zustands)wider-In the memory cell according to FIG. 2, the diodes Dl and D2 those with ordinary diode properties can be used. The properties related to voltage drop VF and forward or through switching (state) resist-
stand in der Durchlaßvorspannperiode sind keinen besonders strengen Anforderungen unterworfen. Es ist jedoch nötig, den Streustrom auf einen niedrigen Pegel zu unterdrücken, iVährend die Dioden in Gegen- oder Sperrichtungstood in the forward bias period are not subject to particularly strict requirements. However, it is necessary to suppress the leakage current to a low level, while the diodes in the opposite or reverse direction
vorgespannt sind. Wenn der Streustrom in Sperrichtung 35are biased. If the leakage current is in the reverse direction 35
groß ist, muß die Periode T der der Speiseklemme VP aufgeprägten Impulsspannung verkürst werden. Es ergeben sich also keine Schwierigkeiten, wenn die Sperrstreuströme in den Dioden Dl und D2 kleiner gehalten werdenis large, the period T of the supply terminal VP impressed pulse voltage can be shortened. It surrendered So there are no problems if the reverse leakage currents in the diodes D1 and D2 are kept smaller
_«-*■··'"■■ 3U6·734 _ «- * ■ ·· '" ■■ 3U6 · 734
als die entsprechenden Streuströme an den Datenhalte-Knotenpunkten DNl und DN2 der1 Speicherzelle 10.as the corresponding stray currents at the data holding nodes DN1 and DN2 of the 1 memory cell 10.
Die Fig. 4 und 5 veranschaulichen Beispiele für solche Dioden, die im folgenden anhand der Diode Dl näher beschrieben sind.4 and 5 illustrate examples of such diodes, which are described in more detail below with reference to the diode Dl are described.
Bei der Halbleitervorrichtung nach Fig. 4 ist der MOS-Transistor TRIO aus im Oberflächenbereich eines p-Typ-Halbleitersubstrats 24 ausgebildeten η -Typ-Zonen 20 und 22 sowie einer unter Isolierung über dem Substrat geformten Gate-Zone 26 gebildet. Die Diode-Dl wird durch eine im Oberflächenbereich des Substrats 24 ausgebildete und mit der η -Zone 20 in Kontakt stehende n~-Typ-Zone 28 sowie eine an letztere angekoppelte Elektrode 30 gebildet. Mit anderen Worten: die Diode Dl bei der Vorrichtung nach Fig. 4 ist als Schottky-Diode ausgelegt. Die Elektrode 30 ist beispielsweise über eine nicht dargestellte hochohmige Schicht aus polykristallinem Silizium an die Spannungsquellen-Speiseklemme angeschlossen.In the semiconductor device of FIG. 4, the MOS transistor TRIO is off in the surface area of a p-type semiconductor substrate 24 formed η -type zones 20 and 22 and one under insulation over the substrate shaped gate region 26 is formed. The diode D1 is formed by a in the surface area of the substrate 24 and the n.sup.-type zone 28 in contact with the η zone 20 and one coupled to the latter Electrode 30 is formed. In other words: the diode Dl in the device according to FIG. 4 is a Schottky diode designed. The electrode 30 is made of, for example, a high-resistance layer (not shown) polycrystalline silicon to the voltage source supply terminal connected.
Bei der Halbleitervorrichtung gemäß Fig. 5 wird der .25 Transistor TRlO, ähnlich wie beim Gebilde nach Fig. 4, durch im Oberflächenbereich eines p-Typ-Halbleitersubstrats 24 ausgebildete η -Zonen 20 und 22 sowie eine unter Isolierung über dem Substrat geformte Gate-Zone 26 gebildet. Die Diode Dl wird in diesemIn the semiconductor device according to FIG. 5, the .25 transistor TR10, similar to the structure according to FIG. 4, through in the surface area of a p-type semiconductor substrate 24 formed η -zones 20 and 22 as well as one formed with insulation over the substrate Gate region 26 is formed. The diode Dl is in this
^O Fall durch eine ρ -Zone 34, die durch Dotieren eines Teils einer polykristallinen Siliziumschicht, die ihrerseits auf einer Feldoxidschicht 32 ausgebildet ist und mit der η -Zone 20 in Kontakt steht,mit p-Typ-Fremdatomen in hoher Konzentration geformt worden ist, ^ O case of a ρ zone 34 formed by doping a part of a polycrystalline silicon layer, which in turn is formed on a field oxide layer 32 and is in contact with the η zone 20, with p-type impurities in high concentration ,
°° sowie eine η -Zone 36 gebildet, die durch Dotieren des sich an die ρ -Zone 34 anschließenden Bereichs der polykristallinen Siliziumschicht mit n-Typ-Fremdatomen in hoher Konzentration gebildet worden ist. Eine hoch- °° and an η zone 36 formed by doping the region of the polycrystalline silicon layer adjoining the ρ zone 34 with n-type foreign atoms in high concentration. A highly
3Η67343Η6734
ohmige Zone 38 wird durch Dotieren des neben der n+-Zone 3β befindlichen Teils der polykristallinen Silizium-ε hicht mit n-Typ-Fremdatomen in niedriger Konzentration gebildet. Eine polkristalline Silizium-Leiterschicht 40 wird durch Dotieren des zwischen der hochohmigen Zone 38 und der η -Zone 2O befindlichen Teils der polykristallinen Siliziumschicht mit n-Typ-Fremdatomen geformt. Die ρ -Zone 34 ist (wird) mit der Spannungsguellen-Speiseklemme VP verbunden.Ohmic zone 38 is formed by doping that part of the polycrystalline silicon ε located next to the n + zone 3β with n-type foreign atoms in a low concentration. A polycrystalline silicon conductor layer 40 is formed by doping that part of the polycrystalline silicon layer located between the high-resistance zone 38 and the η zone 2O with n-type impurities. The ρ zone 34 is (is) connected to the voltage source supply terminal VP.
Obgleich die Erfindung vorstehend in Verbindung mit nur einer bevorzugten Ausführungsform dargestellt und beschrieben ist, ist sie keineswegs hierauf beschränkt. 5 Während bei der dargestellten Ausführungsform beispielsweise die Dioden Dl und D2 jeweils zwischen einen zugeordneten Widerstand RIO bzw. RIl und einen zugeordneten Datenhalte-Knotenpunkt DNl bzw. DN2 eingeschaltet sind, ist es gemäß Fig. 6 auch möglich, die Widerstände RIO und RIl zwischen die Datenhalte-Knotenpunkte DNl bzw. DN2 und die Dioden Dl bzw. D2 zu schalten.Although the invention has been shown and described above in connection with only one preferred embodiment it is by no means restricted to this. 5 While in the illustrated embodiment, for example the diodes Dl and D2 each between an assigned resistor RIO or RIl and an assigned one Data hold node DN1 or DN2 are switched on, it is also possible according to FIG. 6, the resistors RIO and RIl between the data holding nodes DNl or DN2 and the diodes Dl and D2 to switch.
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Claims (6)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55167452A JPS5791554A (en) | 1980-11-28 | 1980-11-28 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3146734A1 true DE3146734A1 (en) | 1982-08-05 |
Family
ID=15849949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19813146734 Ceased DE3146734A1 (en) | 1980-11-28 | 1981-11-25 | SEMICONDUCTOR MEMORY CIRCUIT |
Country Status (3)
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|---|---|
| JP (1) | JPS5791554A (en) |
| DE (1) | DE3146734A1 (en) |
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-
1980
- 1980-11-28 JP JP55167452A patent/JPS5791554A/en active Granted
-
1981
- 1981-11-18 GB GB8314710A patent/GB2089157B/en not_active Expired
- 1981-11-25 DE DE19813146734 patent/DE3146734A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| GB2089157A (en) | 1982-06-16 |
| JPH0225262B2 (en) | 1990-06-01 |
| JPS5791554A (en) | 1982-06-07 |
| GB2089157B (en) | 1984-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8128 | New person/name/address of the agent |
Representative=s name: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZ |
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| 8131 | Rejection |