JPH02248118A - 電荷平衡電圧／周波数変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は電圧／周波数変換器に関し、より特定的に変
換器が成る周波数から別の周波数に変化するのに必要な
時間の量を減ず・るために回路コンポーネントが含まれ
る電荷平衡電圧／周波数変換器に関する。

背景技術 電圧／周波数変換器はアナログ−ディジタル変換器の使
用において先行技術で知られている。したがって、先行
技術のアナログ−ディジタル変換器は、電圧／周波数変
換器に出力するために信号条件付けおよびバッファ増幅
器に連続的電圧レベルを与えるマルチプレクサを含むこ
とが知られている。カウンタが電圧／周波数変換器の出
力に接続されて、入力アナログ電圧レベルを表わすディ
ジタル出力カウントを与える。

典型的に、各カウントおよび測定サイクルに対して、信
号条件付けおよびバッファ増幅器から出力オフセット電
圧を決定するために、自動ゼロ化回路を含むことができ
る。以降で電圧変換リクエスト信号として呼ばれる同期
化信号は、この変換の実行をリクエストする。この種類
の既知のアナログ−ディジタル変換器は秒あたり１２０
０の変換を行なう。したがって、このような変換器にお
いて、各測定サイクルに対しておよそ８００マイクロ秒
の持続期間が利用可能である。マルチプレクサが次の入
力レベルを増幅器およびバッファに与えるだけでなく、
バッファが安定化して一定した出力を与えるために、２
００ないし３００マイクロ秒が必要であるところにおい
て、電圧／周波数変換器によって出力された信号をディ
ジタル化するのにおよそ５００マイクロ秒が残る。

すなわち、およそ５００マイクロ秒が電圧／周波数変換
器によって出力された周波数の測定に対して利用できる
。

電荷平衡電圧／周波数変換器に対して、２つのサイクル
の動作シーケンスが与えられている。リセットサイクル
である動作の第１サイクルにおいて、積分器の入力キャ
パシタンスは固定時間間隔で入力電圧源および電流源か
ら引き出された電流によって充電される。積分サイクル
の第２の動作サイクルにおいて、入力電圧源から引き出
された電流を積分することによって電荷は放散される。

この放電サイクルの間、比較器は積分器から出力電圧レ
ベルを検出し、予め定められたしきい値が整合した上で
、出力パルスが発生される。出力パルスの発生は変換を
完了させ、新しいシーケンスを開始させる。

出力パルスの周波数は、リセットおよび積分器サイクル
に対する期間の和によって決定される。

入力電圧が成るレベルから別のレベルに変化すると、出
力パルスの周波数は第１の電圧レベルを表わす値から第
２の電圧レベルを表わす値に変化するのが知られている
。周波数が第２の電圧レベルを表わす値に安定化するの
に必要な時間は、１つの完全な動作サイクルを典型的に
必要とする。

１０ｋＨｚがＯの入力電圧レベルを表わす１０ｋＨｚか
ら１００ｋＨｚにわたる周波数で電圧／周波数変換器が
動作する場合、このような変化は安定化出力周波数を得
るまでに１００ないし２００マイクロ秒の経過を必要と
するかもしれない。したがって、周波数測定および変換
に利用できる時間のおよそ２０％は、新しい周波数値に
安定化するのに使われる。

利用できる５００マイクロ秒の期間のうち１００マイク
ロ秒の損失は、測定の精度において２０％の損失を表わ
す。したがって先行技術の回路において、入力される電
圧レベルの変化によって電圧／周波数変換器が成る周波
数から別の周波数に安定化するのに使う時間の量を減す
る必要がある。

発明の開示 したがって本発明の目的は、電圧／周波数変換器出力周
波数を新しい値に安定化するのに必要な変換時間の部分
を減することによって動作特性を改良することである。

本発明の主要目的は、成る周波数から別の周波数への電
圧／周波数変換器の遷移をスピードアップするための回
路を提供することである。

この発明のより特定的な目的は、電圧／周波数変換器の
最初の電荷状態を平衡にするために必要な時間を減する
ために、スピードアップ電流を発生するためのスピード
アップ回路を提供することである。

この発明のさらに他の目的は、変換器を安定化時間の間
高い周波数で動作させて、新しい周波数値を確立するの
に必要な時間を減することによって、入力電圧レベル遷
移に応答して電圧／周波数変換器が要する安定化時間を
減ずるためのスピードアップ回路を提供することである
。

この発明のさらに別の目的は、１回の充電平衡サイクル
および１回の積分サイクルに対して増大した電流を発生
させるために、またスピードアップ電流の除去の後での
み電圧／周波数変換器から出力パルスを渡すようにゲー
ト回路を能動化する出力制御信号を与えるために、アナ
ログ−ディジタル変換器の変換リクエスト信号に応答す
るスピードアップ回路を提供することである。

この発明のより詳細な目的は、積分ノードへの付加的電
流を与えることによって、他の状態で必要な時間より短
い時間で電圧／周波数変換器の充電されたキャパシタか
ら最初の状態を除去するための回路を提供することであ
る。

この発明の別の目的は、高速積分サイクルが終了した上
で変換器からの出力パルスの通過を可能にするために、
電圧／周波数変換器のリセットおよび積分サイクルの動
作を弁別するための弁別回路を含むスピードアップ電流
発生器を提供することである。

本発明の１つの実施例に従って、改良された電荷平衡電
圧／周波数変換器が提供される。このような変換器は入
力された電圧レベルによって決定される周波数でパルス
を出力する。電圧／周波数変換器はその積分器をリセッ
トまたは初期化するための第１のサイクルと、その積分
器における充電状態を平衡にするための第２の積分サイ
クルを有する。この発明の改良は、入力される電圧が第
１の電圧レベルから第２の電圧レベルに変化するのに応
答して、与えられる出力パルスの周波数を第１の周波数
から第２の周波数に変えるように電圧／周波数変換器が
要する時間を減するために、安定化時間減少装置を含む
。安定化時間減少装置は、電圧／周波数変換器に対する
入力電圧の変化に従って充電状態を平衡にするのに必要
な時間を減するようにスピードアップ電流を発生するた
めのスピードアップ電流発生回路と、積分された入力電
圧が所定の電圧レベルにあるときにスピードアップ電流
を除去するように電圧変換リクエスト信号に応答する同
期化回路とを含む。したがって、第１の電圧レベルによ
って引き起こされる電圧／周波数変換器の最初の状態は
、入力電圧の助けのない積分に応答してこのような除去
に必要な時間より短い時間で除去される。

好ましくはゲート回路が含まれ、ゲート回路は同期化回
路に応答する。ゲート回路は電圧／周波数変換器から出
力信号を、また同期化回路から能動化出力を受取るため
に接続され、電圧／周波数変換器出力信号を出力する。

同期化回路は、積分入力電圧が所定の電圧レベルにあり
かつスピードアップ電流が除去されたときのみゲート回
路を能動化するように能動出力を与える。

同期化回路は、リクエスト信号に応答して、電圧／周波
数変換器の動作のリセットサイクルと集積サイクルを区
別するためのサイクル識別回路をさらに含んでもよい。

付加的に、同期回路において識別回路および積分器の出
力電圧に応答する除去回路を設けてもよく、積分器の出
力電圧が電圧／周波数変換器の予め定められたサイクル
動作の間予め選択されたしきい値レベルにあるときに、
電圧／周波数変換器からスピードアップ電流を除去する
。同期化回路は、予め定められた電圧レベルが電圧／周
波数変換器の積分サイクル動作で検出されると、ゲート
回路を活性化するための回路を含んでもよい。

したがって、除去回路は、積分器の出力電圧が電圧／周
波数変換器の積分サイクル動作の間予め選択されたしき
い値レベルにあるときに、スピードアップ電流を電圧／
周波数変換器から除去するように好ましくは動作可能で
ある。

識別回路は第１および第２の入力を受取る比較器、予め
選択されたしきい値レベルを比較器の第１の入力に与え
るためのしきい値電圧選択回路、および比較器からの予
め定められた方向において出力電位に応答する第１の双
安定回路（フリップフロップ）を好ましくは含む。゛比
較器はその第２の入力において積分器の出力電圧に応答
する。第１の双安定回路は電圧／周波数変換器の平衡サ
イクル動作の間遷移に応答するように好ましくは配列さ
れる。除去回路は第１の双安定回路および比較器に応答
する第２の双安定回路をさらに含み、平衡サイクルに続
く次の積分サイクルの間、比較器の次の出力電位で電圧
／周波数変換器からスピードアップ電流を除去する。除
去回路に応答する出力ゲート回路を含んでもよい。この
配列において、ゲート回路は電圧／周波数変換器から出
力信号および除去回路から能動出力を受取るために接続
される。こうして除去回路は、積分入力電圧が所定の電
圧レベルにあり、スピードアップ電流が除去されたとき
のみゲート回路を能動化する能動出力を与える。

この発明の代替の実施例において、安定化時間減少回路
は制御された電流発生回路を含み、電圧／周波数変換器
が高い周波数で動作するように制御して、電圧／周波数
変換器に対する入力電圧の変化に従って充電状態を平衡
にするのに要する時間を減する。

この配列において、同期化回路は能動出力を与え、積分
入力電圧が所定の電圧レベルにあり、制御された電流源
が電圧／周波数変換器の高い周波数動作を終えるために
除去されたときのみ電圧／周波数変換器出力信号を出力
するようにゲート回路を能動化する。識別回路および積
分器の出力電圧に応答する除去回路は、積分器の出力電
圧が電圧／周波数変換器の予め定められたサイクル動作
の間予め選択されたしきい値レベルにあるときに、電圧
／周波数変換器から制御された電流源を除去しその高い
周波数動作を終了するように動作可能である。

本発明の他の目的、特徴および利点は当業者にとって、
次の説明から容易に明らかとなり、そこでは単なる例示
としてまた発明を実施するのに適した最適モード（およ
び代替的実施例）の１つとして制限されないこの発明の
好ましい実施例が示されかつ説明される。この明細書を
調べてみると、またこれを実施すると、本発明は発明か
ら逸脱することなく他の異なる実施例が可能であり、ま
たそのいくつかの詳細は種々の明らかな局面において変
形が可能である。したがって、ここで提供される図面お
よび説明は本質において例示でありこの発明を制限する
ものではないと考えられる。

この発明の詳細な説明した目的および特徴に従って、好
ましい実施例は添付の図面で示される。

発明を実施するための最良モード 第１図を参照すると、既知のアナログ−ディジタル変換
器がブロック図の形で示される。このような変換器はマ
ルチプレクサ１０を含み、入力信号を入力リード線１２
で受取り、適当なときに信号サンプルを信号条件付けお
よびバッファ増幅器１４に出力する。マルチプレクサ１
０をその入力の間でサイクル動作させる測定システムコ
ントローラ２０は出力リード線１６で変換リクエスト信
号を出力する。リクエスト信号はカウンタ１８およびマ
ルチプレクサ１０の両方に与えられる。変換リクエスト
信号を受取ると、マルチプレクサ１０は適当な入力を選
択する。信号条件付けおよびバッファ増幅器１４および
電圧／周波数２２は安定化し、カウンティング回路１８
は入力電圧の測定を与える。

電圧／周波数変換器２２は条件付けられた電圧レベルを
受取り、入力電圧レベルに対応する周波数で連続パルス
を出力する。連続パルスはカウンタ１８によってカウン
トされてアナログ入力電圧レベルを表わすディジタル出
力カウントを与える。

第２図はブロック図の形で既知の電圧／周波数変換器２
２の構造を表わす。このような電圧／周波数変換器は典
型的に電荷平衡変換器であってもよく、入力電圧から引
き出された入力電流は加算ノード２４に与えられる。さ
らにリセット電流源３２があり、これはワンショット回
路３０によってノード２４にゲート動作することができ
る。比較器２８の出力によってトリガされるワンショッ
ト回路はリセットパルスを発生させる。固定した持続期
間であるリセットパルスの間、入力電流およびリセット
電流の和は積分器をリセットさせる。

リセットサイクルの後、入力電流だけで積分器を比較器
２８のしきい値電圧まで下にランプさせることを引き起
こす積分サイクルがある。そのしきい値で、比較器２８
の出力は状態を変え、ワンショット３０によってトリガ
されて、次のリセットサイクルを開始する。キャパシタ
の電圧は必ず同じレベルに戻されるので、そこの正味電
荷は０であり、電荷は「平衡にされる」。

例示的に、入力電圧レベルＶ、から引出される正の入力
電流が積分器２６に与えられると、積分器２６は負の傾
斜を有する出力ランプを与える。

比較器２８はランプの値が、たとえば接地レベルである
かもれないしきい値Ｖｔ＋と整合することを検出すると
、そこで出力遷移が発生されてワンショット回路３０が
ＲＣ時定数によって決定される持続期間Ｔ「を有するパ
ルスを出力させる。

ワンショット回路３０からの正のパルスは、リセット電
流Ｉ、を固定長時間Ｔｒの間積分器の加算ノードにスイ
ッチする。

当業者にとって認識されるように、釣合いのとれた定常
状態において、積分キャパシタンスへの平均電荷転送は
０である。したがって、積分サイクルの間キャパシタン
スに入力される電荷は、リセットサイクルの間キャパシ
タンスから引出される電荷によって平衡にされる。

積分器への実質的に一定の入力電流に対して、入力電荷
はＴ＋ｎｔ’ｌ’Ｉ＋。によって与えられ、ここでＴｅ
ｎｔは積分サイクルの持続期間であり、１１ｎは積分ノ
ードへの入力電流であり、これは積分の間中実質的に一
定のままである。その上、考慮されている短期間の持続
期間に対して、入力電圧が変化しない限り、入力電流は
積分およびリセットサイクルの間中実質的に一定のまま
である。

したがって引出された電荷はＴｆ　＊　（Ｉｒ−Ｉ。

。）によって与えられ、ここでＴｒはリセットサイクル
の持続期間であり、Ｉ「は加算ノードから引出されたリ
セット電流の大きさである。

出力周波数はＦ＝１／　（Ｔｒ　＋Ｔ＋　ｎ　ｔ　）に
よって与えられる。出力周波数および入力電圧ｖ１゜の
関係を得るために、加算ノードでは、入力型流■、。−
ｖ＋　ｎ　／　Ｒ１であることが認められ、ここでＲｉ
は仮想接地にある積分器２６の加算ノードに対する入力
抵抗である。

したがって、 （Ｔｉｎｔ　”　Ｔｒ）工ｉｎ　、＝　Ｔｒ”ｒ上記の
関係は第３Ａ図ないし第３Ｃ図で示される種々の波形か
ら理解できる。第３Ａ図において、加算ノード抵抗器Ｒ
，への入力電圧が示される。

第３Ｂ図では積分器２６の出力での電圧波形が示され、
波形のそれぞれの上昇および下降するランプセグメント
として見られるリセットおよび積分サイクルの反復交互
を含む。第３Ｃ図はワンショット回路３０によって発生
される連続出力パルスを示す。

加算ノード２４に与えられる入力電圧Ｖ、がＶ、からＶ
２に変わると、出力パルスの周波数は変わり、これは第
３Ａ図において時間ｔ、で入力電圧ｖ１ｏにおいて起こ
る変化、および第３Ｃ図における波形の反復周波数にお
ける結果の変化によって示される。しかし、入力電圧が
時間ｔ、で変化するが、新しい周波数が正確に決定され
始める最も早い時間はｔ２である、すなわち少なくとも
１つのパルスが新しい周波数で起こったときである。ｖ
ｌからｖ２への遷移はリセットまたは積分サイクルのど
ちらかのいかなる時間でも起こるかもしれないので、遷
移の後の第１のパルスが起こる時間は新しい周波数の信
頼できる表示ではない。新しい周波数の期間は、入力電
圧における遷移の後の第１および第２のパルスの間の時
間によって最初に信頼性をもって示される。したがって
、新しい周波数は電圧レベルにおける遷移の後の第１パ
ルスの検出までは正確にカウントを始めることができな
い。既知の電圧／周波数変換器の安定化時間は適宜に新
しい周波数の完全なサイクルはどの長さである。

上記で記したように、新しい電圧ｖ２が１０ｋＨｚの周
波数によって表わされる低電圧である場合、ｔｌおよび
ｔ２の間の時間ｉよ１００マイクロ秒だけあり得ること
ができ、測定を行なうのに利用できる時間の量を著しく
減する。

安定化時間を減するために、本発明は第４図で示される
ように、先行技術の電圧／周波数変換器の構造を変える
。より特定的に、遷移期間の開度換器において高い周波
数動作を誘起するために回路３４が加えられる。高周波
数動作回路３４はスピードアップ電流Ｉｓを発生させ、
入力電圧における遷移に続く安定化期間の間加算ノード
２４に入力される。

この発明的変更の動作は第１図を参照して理解すること
ができ、そこでは測定システムコントローラ２０が各サ
ンプル入力時において変換リクエスト信号を与えること
が思い出される。変換リクエスト信号は既知のアナログ
−ディジタル変換器において動作サイクルを開始させ、
マルチプレクサ１０によって選択される新しい入力電圧
は安定化することができ、アナログからディジタルへの
変換が行なわれる。

この発明に従って、自動ゼロおよびカウンティング回路
に与えられる同じ変換リクエスト（タイミング）信号は
スピードアップ電流発生回路をトリガするために、また
高周波数動作回路３４内において同期化回路をトリガす
るために与えられる。

同期化回路はゲート回路３６にタイミング信号を出力し
て、ゲート回路が電圧／周波数変換器の出力パルスの通
過を禁止させる。

第５図の回路の次の動作説明から理解されるように、本
発明によって与えられるスピードアップ電流は、電圧／
周波数変換器が入力電圧を必ずしも表わさない高い周波
数で動作するのを引き起こす。したがって、ゲート回路
３６は電圧／周波数変換器から発生された出力パルスが
カウンタ１８によってカウントされるのを阻止する。−
旦スピードアップ電流が加算ノードから除去されると、
同期化回路によって出力されるタイミング信号はゲート
回路３６が電圧／周波数変換器の出力パルスを通過する
のを可能にし、これはカウンタ１８によってカウントさ
れるように適当な出力周波数で発生される。

第５図を参照すると、高周波数動作回路３４はスピード
アップ電流源３８を含んで示され、バッファ増幅器が安
定化することができる間に、または電圧／周波数変換器
が周波数変換のため使われていない他のときに、スピー
ドアップ電流Ｉｓを加算ノード２４に与える。この間、
電流源３８は付加的電流Ｉｓをノード２４に与える。こ
の電流にはどのような値を選択してもよいが、この好ま
しい実施例において最も高い動作周波数１００ｋＨｚ（
フルスケール入力電圧に対応）で動作するのに等価な電
流が与えられる。入力電流■ｉｎが入力電圧ｖ１ｎによ
っても与えられるので、電圧／周波数変換器は減じられ
た安定化時間の間、回路３４によって確立された高周波
数と等しいまたはより大きい周波数で動作する。

こうして、最長２０マイクロ秒である増大した周波数の
１から２の完全なサイクルが、この発明に従って修正さ
れた回路の安定化のために必要である。このように本発
明は最大の安定化時間を１００マイクロ秒から８０マイ
クロ秒以下に減少させ、これは著しい改良である。

同期化回路４０は電流源３８をトリガすることによって
、またゲート回路３６を不能化することによって、周波
数変換リクエスト信号に応答する。

同期化回路４０は比較器４２を含み、積分器２６によっ
て出力された積分された入力電圧を、電圧／周波数変換
器に対する他の既知の引き外し点であるレベルＶｔｉよ
りわずかに上であるしきい値レベルｖｔ２と比較し、こ
こで両しきい値はゼロに非常に近い。

同期化回路４０はサイクル識別回路４４も含み、積分サ
イクル動作の間積分された電圧としきい値電圧ｖｔ２の
間の整合の検出に応答して、スピードアップ電流Ｉｓを
除去し、ゲート回路３６を能動化する。これで電圧／周
波数変換器は新しい周波数で完全なサイクルを始めるこ
とができる。

第６図を参照すると、第５図の配列の詳細な回路実施例
が示される。より特定的に、電圧／周波数変換器２２の
積分器２６は演算増幅器４６、上記で言及した抵抗Ｒｉ
を形成する抵抗器４８、およびフィードバックキャパシ
タ５６を含む。比較器２８は積分器２６の出力電圧を接
地レベルしきい値電圧と比較し、パルス幅調整ＲＣ回路
５２がワンショット回路３０に対して示される。スイ・
ソチされた電流源が３２で象徴的に示され、周知の回路
構造で配列されることができる。

同期化回路４０の比較器４２は、抵抗性電圧除算器５２
で決定されるように、積分器４６の出力を別にセットさ
れたしきい値電圧と比較するのが見られる。サイクル識
別回路４４は負にトリガされた第１のフリップフロップ
５４および第２のフリップフロップ５６を含む。周波数
変換リクエスト信号は２つのフリップフロップを能動化
するために使用され、ゲート５８はフリップフロップ５
４のＱ出力の選択された発生に応答してフリップフロッ
プ５６をトリガするために比較器４２の出力によって能
動化される。フリップフロップ５６のＱ出力は同期化回
路によってタイミング信号出力として使われてゲート３
６を能動化する。

第６図の回路の動作は第７Ａ図ないし第７Ｅ図で示され
る波形によって図示される。そこで示されるように、第
７Ａ図の波形は積分器２６の出力電圧を表わし、交互の
リセットおよび積分サイクル６０および６２を含む。こ
の点に関して、当業者にとってリセットおよび積分サイ
クルの方向は逆転できるのは理解される。

電圧／周波数変換器は第７Ａ図の波形に対する反復度に
よって表わされる周波数で動作する。連続するパルスが
第７Ｅ図で示されるようにゲート回路３６から出力され
る。成る時点（示されていない）において、入力電圧は
変化すると考えられる。その後の成る時間ｔ。において
、測定システムコントローラ２０は第７Ｂ図で示される
変換リクエスト信号を発生させる。測定の間、ローの変
換リクエスト信号はフリップフロップ５４および５６を
クリアし、ゲート回路３６を不能化してそこを通るパル
スの通過を中断させる。この間、フリップフロップのク
リアによってハイとなるフリップフロップ５６のＱ出力
は電流源３６をＯＮにスイッチして、キャパシタ５０を
予め定められた既知の電荷レベルに迅速に充電させて、
電圧／周波数変換器を最大の速度で動かす。

電圧／周波数変換器の積分サイクルは変換器を既知の最
初の状態にする。したがって、スピードアップ電流を積
分サイクルの間与えて、積分サイクルの終わりで電流源
を除去するのが望ましい。

こうして、スピードアップ回路は次のサイクルに達する
ために積分器を既知の状態に迅速に戻す。

フリップフロップ５４および５６はゲート５８とともに
サイクル識別回路４４を形成し、スピードアップ電流を
加算ノード２４から除去する。フリップフロップ５４お
よび５６はクロック動作され、入力信号の立下がり端縁
によってトリガされる。フリップフロップ５４のＱ出力
は第７Ｃ図で示される。この変換リクエスト信号は通常
はローであり、カウンティング回路への出力パルスを禁
止しながら、高周波数動作回路３４がスピードアップ回
路を電圧／周波数変換器２２に与えるのを引き起こす。

測定システムコントローラ２０によって読取がリクエス
トされると、変換リクエスト信号はハイとなり、読取が
完了するまでハイのまま残る。変換リクエスト信号が時
間ｔ。でハイとなると、フリップフロップ５４および５
６はローの変換リクエスト信号によってリセットされた
ときに得られた最初の状態を有する。リセットサイクル
動作の間、積分器２６からの出力電圧は上昇する。この
電圧は比較器４２の反転入力に入力される。したがって
、リセットサイクル動作は比較器４２の出力での下降遷
移によって識別され、これは積分器２６の出力がしきい
値Ｖｔ２と整合するときに起こる。

時間ｔｒで起こるこの遷移はフリップフロップ５４をク
ロック制御して、第７Ｃ図で示されるようにハイレベル
のＱ出力を与える。すなわち、フリップフロップ５４の
Ｑ出力は変換リクエスト信号が発生された後の次のリセ
ットサイクルで上昇する。ゲート５８はフリップフロッ
プ５４のＱ出力によって能動化され、フリップフロップ
５６は比較器４２の次の上昇出力でトリガされる。この
上昇出力は、積分器２６の出力重圧がしきい値電圧Ｖｔ
以下に落ちるときに、次の積分サイクルにおける時間１
１で起こる。

したがって、フリップフロップ５６は実質的に積分サイ
クルが完了した上で、時間１１でセット状態にトリガさ
れる。結果として、ｑ出力レベルは降下し、加算ノード
からスピードアップ電流を除去する。さらに、第７Ｄ図
で示されように上昇するフリップフロップ５６のＱ出力
は、ゲート回路３６が電圧／周波数変換器２２からの次
の出力パルスを通過させる。これらの次のパルスは第７
Ｅ図で示される出力信号波形で見られる。

−旦スピードアップ電流源３６が除去されると、加算ノ
ードに入る唯一の電流はバッファ増幅器によって与えら
れる入力電圧だけである。低い入力電圧に対して、充電
速度はかなり低いかもしれず、ワンショット回路３０に
よる次のパルスの発生を遅らせる。低い充電速度は第７
Ａ図において時間１１および次のリセットサイクルの開
始の間の積分サイクルの減じられた傾斜によって反映さ
れる。

したがって比較器４２に対してできるだけ０に近いしき
い値電圧を選択すること、および比較器２８に使用され
るしきい値がワンショットの出力パルスを開始させるよ
うに選択するのが有利である。

ゲート回路３６によって渡される第１のパルスはこうし
てアナログ−ディジタル変換器のカウンタ１８によって
使用される。

本発明は電圧／周波数変換器に入力された前の電圧レベ
ルによるいかなる最初の状態を除去するのに必要な時間
を減する。安定化時間における減少は、スピードアップ
電流を変換器の加算ノードに与えることによって、およ
びスピードアップ電流を変換器の動作サイクルにおける
予め定められた時点で除去することによって得られる。

スピードアップ電流は効果的により高い周波数での動作
を与え、電圧レベル変化が変換器に人力されたときに、
新しい周波数で最初の信頼性のあるパルスを得るのに必
要な時間を短縮する。

この発明の好ましい実施例の前述の説明は例示および説
明のために与えられ、多くの変形および変更は上記の教
示に照らして可能であるので、余すところがないまたは
発明を開示した正確な形に制限する意図はない。実施例
はこの発明の原理および実用的応用を最もよく説明する
ために選択および記述され、他の当業者が発明を予期さ
れる特定の使用に適する種々の実施例および種々の変更
で使用するのを可能にする。この発明の範囲は、法律的
にも商事法的にも権利が与えられる全幅に従って解釈さ
れると、前掲の特許請求の範囲によって定義されること
が意図される。

【図面の簡単な説明】

第１図は電荷平衡電圧／周波数変換器を使用した既知の
アナログ−ディジタル変換器のブロック図である。 第２図は既知の電圧／周波数変換器の図である。 ・第３Ａ図、第３Ｂ図および第３Ｃ図は第２図で示され
る変換器の３つの点における電圧波形図である。 第４図は本発明に従って、第２図の変換器の変形図であ
る。 第５図は第４図の変更をより詳細に示すブロック図であ
る。 第６図は第５図で示される発明の実施例の詳細な回路図
である。 第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図および第７Ｅ
図は第６図の回路における種々の点での波形図である。 図において、１０はマルチプレクサ、１４はバッファ増
幅器、２０は測定システムコントローラ、１８はカウン
タ、２２は電圧／周波数変換器、２４は加算ノード、２
８は比較器、３０はワンショット回路、３２はリセット
電流源、２６は積分器、３４は高周波数動作回路、３８
は電流源、３６はゲート回路、４０は同期化回路、４２
は比較器、４４はサイクル識別回路、４６は演算増幅器
、４８は抵抗器、５０はフィードバックキャパシタ、５
２は抵抗性電圧除算器、５４および５６はフリップフロ
ップ、５８はゲートである。

Claims (20)

【特許請求の範囲】
1. （１）入力された電圧レベルによって決定される周波数
   でパルスを出力する電荷平衡電圧／周波数変換器におい
   て、電圧／周波数変換器は積分器をリセットするための
   第１のサイクルと、入力電圧を積分しかつ積分器におけ
   る電荷状態を平衡にする第２のサイクルとを含み、改良
   点は、入力される電圧が第１の電圧レベルから第２の電
   圧レベルに変化するのに応答して、与えられる出力パル
   スの周波数を第１の周波数から第２の周波数に変えるた
   めに、前記電圧／周波数変換器が要する時間を減ずるた
   めの安定化時間減少手段を含むことを特徴とし、 前記減少手段は、 前記電圧／周波数変換器に対する入力電圧の変化に続い
   て前記電荷状態を平衡にするのに要する時間を減ずるよ
   うに、スピードアップ電流を発生させるためのスピード
   アップ電流発生手段と、前記スピードアップ電流を前記
   電圧／周波数変換器の積分器に与えるための手段とを含
   み、前記第１の電圧レベルによって引起こされる前記電
   圧／周波数変換器の最初の状態が、入力電圧の助けのな
   い積分に応答してこのような除去に必要な時間より短い
   時間で除去される、電荷平衡電圧／周波数変換器。
2. （２）電圧変換リクエスト信号に応答して、積分された
   入力電圧が所定の電圧レベルにあるときに前記スピード
   アップ電流を除去するための同期化手段をさらに含む、
   請求項１に記載の改良された電圧／周波数変換器。
3. （３）前記同期化手段に応答するゲート手段をさらに含
   み、 前記ゲート手段は前記電圧／周波数変換器から出力信号
   と、前記同期化手段から能動出力とを受取るために接続
   され、 前記同期化手段は、前記積分された入力電圧が前記所定
   の電圧レベルにあって前記スピードアップ電流が除去さ
   れたときのみ、前記ゲート手段が前記電圧／周波数変換
   器出力信号を出力させるように前記能動出力を与える、
   請求項２に記載の改良された電圧／周波数変換器。
4. （４）前記同期化手段は、前記所定の電圧レベルが前記
   電圧／周波数変換器の積分サイクル動作で検出されたと
   きに、前記ゲート手段を活性化するための手段を含む、
   請求項３に記載の改良された電圧／周波数変換器。
5. （５）前記同期化手段は、 前記リクエスト信号に応答して、前記電圧／周波数変換
   器の積分サイクルおよびリセットサイクルの動作を区別
   するためのサイクル識別手段と、前記識別手段および前
   記積分器の出力電圧に応答して、前記積分器の出力電圧
   が前記電圧／周波数変換器の所定のサイクル動作の間予
   め定められたしきい値レベルにあるときに、前記スピー
   ドアップ電流を前記電圧／周波数変換器から除去するた
   めの除去手段とを含む、請求項２に記載の改良された電
   圧／周波数変換器。
6. （６）前記除去手段は、前記積分器の出力電圧が前記電
   圧／周波数変換器の積分サイクル動作の間前記予め定め
   られたしきい値レベルにあるときに、前記電圧／周波数
   変換器から前記スピードアップ電流を除去するように動
   作可能である、請求項５に記載の改良された電圧／周波
   数変換器。
7. （７）前記識別手段は、 第１および第２の入力を受取る比較器手段と、前記予め
   定められたしきい値レベルを前記比較器手段の前記第１
   の入力に与えるためのしきい値電圧選択手段とを含み、 前記比較器手段は前記第２の入力で前記積分器の出力電
   圧に応答し、さらに 前記比較器手段から予め定められた方向で出力遷移に応
   答する第１の双安定回路手段を含む、請求項５に記載の
   改良された電圧／周波数変換器。
8. （８）前記第１の双安定回路手段は、前記電圧／周波数
   変換器の平衡サイクル動作の間遷移に応答するように配
   列され、 前記除去手段は、 前記第１の双安定回路手段と前記比較器手段とに応答し
   て、前記平衡サイクルの次に続く積分サイクルの間、前
   記比較器手段の次の出力遷移で、前記電圧／周波数変換
   器から前記スピードアップ電流を除去するための第２の
   双安定回路手段を含む、請求項７に記載の改良された電
   圧／周波数変換器。
9. （９）前記除去手段に応答する出力ゲート手段をさらに
   含み、 前記ゲート手段は前記電圧／周波数変換器から出力信号
   と前記除去手段から能動出力を受取るために接続され、 前記除去手段は、前記積分された入力電圧が前記所定の
   電圧レベルにありかつ前記スピードアップ電流が除去さ
   れたときにのみ、前記ゲート手段が前記電圧／周波数変
   換器出力信号を出力させるように前記能動出力を与える
   、請求項８に記載の改良された電圧／周波数変換器。
10. （１０）前記除去手段は、 前記第１の双安定回路手段と、前記比較器手段とに応答
    し、前記第１の双安定回路手段が前記比較器手段からの
    前記所定の方向で前記出力遷移に応答するサイクルの次
    に続く前記電圧／周波数変換器の動作サイクルの間、前
    記比較器手段の次の出力遷移において前記電圧／周波数
    変換器から前記スピードアップ電流を除去するための第
    ２の双安定回路手段を含む、請求項７に記載の改良され
    た電圧／周波数変換器。
11. （１１）入力された電圧レベルによって決定される周波
    数でパルスを出力する電荷平衡電圧／周波数変換器にお
    いて、電圧／周波数変換器はその積分器をリセットする
    ための第１のサイクルと、入力電圧を積分し、前記積分
    器の電荷状態を平衡にするための第２のサイクルとを有
    し、改良点は、入力電圧が第１の電圧レベルから第２の
    電圧レベルに変化するのに応答して、与えられる出力パ
    ルスの周波数を第１の周波数から第２の周波数に変える
    ために前記電圧／周波数変換器が要する時間を減ずるた
    めの安定化時間減少手段を含み、前記減少手段は、 前記電圧／周波数変換器への入力電圧の変化の後で、前
    記電荷状態を平衡にするために要する時間を減少するよ
    うに、前記電圧／周波数変換器が高周波数で動作するよ
    うに制御するための制御された電流発生手段と、 前記発生手段から出力を前記電圧／周波数変換器の積分
    器に与えるための手段とを含み、前記第１の電圧レベル
    によって引き起こされる前記電圧／周波数変換器の最初
    の状態は、入力電圧の助けのない積分に応答して、この
    ような除去に必要な時間より短い時間で除去される、電
    荷平衡電圧／周波数変換器。
12. （１２）電圧変換リクエスト信号に応答して、積分され
    た入力電圧が所定の電圧レベルにあるときに、前記制御
    された電流発生手段を前記電圧／周波数変換器から接続
    を絶つための同期化手段をさらに含む、請求項１１に記
    載の改良された電圧／周波数変換器。
13. （１３）前記同期化手段に応答するゲート手段をさらに
    含み、 前記ゲート手段は前記電圧／周波数変換器から出力信号
    と前記同期化手段から能動出力とを受取るために接続さ
    れ、 前記同期化手段は、前記積分された入力電圧が前記所定
    の電圧レベルにあり、および前記制御された電流源が前
    記電圧／周波数変換器の前記高周波数動作を終了させる
    ために除去されたときのみ、前記ゲート手段が前記電圧
    ／周波数変換器出力信号を出力させるように前記能動出
    力を与える、請求項１２に記載の改良された電圧／周波
    数変換器。
14. （１４）前記同期化手段は、前記所定の電圧レベルが前
    記電圧／周波数変換器の積分サイクル動作において検出
    されたときに、前記ゲート手段を活性化するための手段
    を含む、請求項１３に記載の改良された電圧／周波数変
    換器。
15. （１５）前記同期化手段は、 前記リクエスト信号に応答して、前記電圧／周波数変換
    器の積分サイクルと平衡サイクルの動作を区別するため
    のサイクル識別手段と、 前記識別手段と前記積分器の出力電圧に応答して、前記
    電圧／周波数変換器の所定のサイクル動作の間、前記積
    分器の出力電圧が予め選択されたしきい値レベルにある
    ときに、前記制御された電流源を前記電圧／周波数変換
    器から除去してその前記高周波数動作を終了させるため
    の除去手段とを含む、請求項１２に記載の改良された電
    圧／周波数変換器。
16. （１６）前記除去手段は、前記積分器の出力電圧が前記
    電圧／周波数変換器の積分サイクル動作の間前記予め選
    択されたしきい値レベルにあるときに、前記高周波数動
    作を終了させるために、前記電圧／周波数変換器から前
    記制御された電流源を除去するように動作可能である、
    請求項１５に記載の改良された電圧／周波数変換器。
17. （１７）前記識別手段は、 第１および第２の入力を受取る比較器と、 前記予め選択されたしきい値レベルを前記比較器手段の
    前記第１の入力に与えるためのしきい値電圧選択手段と
    を含み、 前記比較器手段は前記第２の入力で前記積分器の出力電
    圧に応答し、さらに 前記比較器手段から所定の方向で出力遷移に応答する第
    １の双安定回路手段を含む、請求項１５に記載の改良さ
    れた電圧／周波数変換器。
18. （１８）前記第１の双安定回路手段は、前記電圧／周波
    数変換器の平衡サイクル動作の間、遷移に応答するよう
    に配列され、 前記除去手段は、 前記第１の双安定回路手段と前記比較器手段とに応答し
    、前記平衡サイクルの次に続く積分サイクルの間、前記
    比較器手段の次の出力遷移で前記高周波数動作を終了さ
    せるために前記制御された電流源を前記電圧／周波数変
    換器から除去するための第２の双安定回路手段を含む、
    請求項１７に記載の電圧／周波数変換器。
19. （１９）前記除去手段に応答する出力ゲート手段をさら
    に含み、 前記ゲート手段は前記電圧／周波数変換器から出力信号
    と前記除去手段から能動出力とを受取るために接続され
    、 前記除去手段は、前記積分された入力電圧が前記所定の
    電圧レベルにあり、また前記制御された電流源が除去さ
    れたときのみ、前記ゲート手段が前記電圧／周波数変換
    器出力信号を出力させるように前記能動出力を与える、
    請求項１８に記載の改良された電圧／周波数変換器。
20. （２０）前記除去手段は、 前記第１の双安定回路手段と前記比較器手段とに応答し
    、前記第１の双安定回路手段が前記比較器手段から前記
    所定の方向で前記出力遷移に応答するサイクルの次に続
    く前記電圧／周波数変換器の動作サイクルの間、前記比
    較器手段の次の出力遷移で前記高周波数動作を終了する
    ように前記制御された電流源を前記電圧／周波数変換器
    から除去するための第２の双安定回路手段を含む、請求
    項１７に記載の改良された電圧／周波数変換器。