JPH02244336A - Data transmission error control system - Google Patents
Data transmission error control systemInfo
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Abstract
Description
【発明の詳細な説明】
[概要]
プロセッサ相互間でデータ伝送する場合のデータ伝送誤
り制御方式に関し、更に詳しくは反復伝送方式を用いて
データ送受信を行う場合のデータ伝送誤り制御方式に関
し、
プロセッサ相互間のデータ転送誤りの検出を効率よく行
うことを目的とし、
プロセッサAからプロセッサBに対して一連のデータ転
送を行い、プロセッサBでは受信したデータをバッファ
メモリに格納し、プロセッサBは受信したデータを受信
した順にプロセッサAに返送し、プロセッサAでは返送
されてきたデータを元のデータと比較し、比較途中で不
一致が発生した場合には、プロセッサAはプロセッサB
に対してデータ返送の中止を指令し、プロセッサBでは
バッファメモリからデータを読出し、今度は受信した最
終データから不一致データまで逆順にプロセッサAに返
送し、プロセッサAでは、返送されてくるデータを元の
データと比較し、データが正常に転送されたか否かを判
定するように構成する。[Detailed Description of the Invention] [Summary] This invention relates to a data transmission error control method when transmitting data between processors, more specifically, regarding a data transmission error control method when transmitting and receiving data using a repetitive transmission method. For the purpose of efficiently detecting data transfer errors between processors, a series of data transfers is performed from processor A to processor B. Processor B stores the received data in a buffer memory, and processor B stores the received data in a buffer memory. are returned to processor A in the order in which they were received, and processor A compares the returned data with the original data. If a mismatch occurs during the comparison, processor A transfers the data to processor B.
Processor B reads the data from the buffer memory and sends it back to Processor A in reverse order from the last received data to the mismatched data, and Processor A uses the returned data as the original. The configuration is such that it is compared with the data of
[産業上の利用分野]
本発明はプロセッサ相互間でデータ伝送する場合のデー
タ伝送誤り制御方式に関し、更に詳しくは反復伝送方式
を用いてデータ送受信を行う場合のデータ伝送誤り制御
方式に関する。[Industrial Application Field] The present invention relates to a data transmission error control method when transmitting data between processors, and more particularly to a data transmission error control method when transmitting and receiving data using a repetitive transmission method.
プロセッサ相互間でデータ伝送を行う場合には、データ
が正確に伝送されたかどうかをチエツクする必要があり
、そのために種々のデータ伝送誤り検出方法が用いられ
ている。このデータ伝送誤り検出方法は、正確、確実で
あることが必要であることは勿論であるが、そのために
誤り検出に時間がかかりすぎるものであってはならない
。When data is transmitted between processors, it is necessary to check whether the data has been transmitted correctly, and various data transmission error detection methods are used for this purpose. This data transmission error detection method needs to be accurate and reliable, but it must not take too much time to detect errors.
[従来の技術〕
プロセッサ相互間でデータ伝送を行う場合に、データ伝
送が正確に行われたかどうかをチエツクする方式として
反復伝送方式がある。第9図は従来の反復伝送方式の説
明図である。プロセッサAはデータ保持用レジスタLA
、データ保存用バッファメモリ2A及びこれらレジスタ
IA及びバッファメモリ2Aの制御を行う制御プログラ
ム(具体的にはCPU)3Aより構成され、プロセッサ
Bについても同様のレジスタIB、バッファメモリ2B
及び制御プログラム3Bより構成されている。[Prior Art] When transmitting data between processors, there is a repeat transmission method as a method for checking whether data transmission has been performed accurately. FIG. 9 is an explanatory diagram of a conventional repetitive transmission system. Processor A has data holding register LA
, a data storage buffer memory 2A, and a control program (specifically, a CPU) 3A that controls these registers IA and buffer memory 2A, and processor B also has a similar register IB and buffer memory 2B.
and a control program 3B.
今、プロセッサAからプロセッサBに対してバッファメ
モリ2Aに格納されているデータの転送を行うものとす
る。バッファメモリ2Aに格納されているデータは制御
プログラム3Aにより順次読出されてレジスタIAに入
り、レジスタIAからプロセッサBに転送される。第1
0図(イ)はデータ転送の様子を示す図である。プロセ
ッサAからプロセッサBに向かってa、 b、 c
、 d、・・・の順にデータが転送される。プロセッ
サBでは、受信したデータを制御プログラム3Bの制御
の下にバッファメモリ2bに順次格納する。プロセッサ
Aは、全てのデータ転送が終了したらプロセッサBに対
してその旨の通知を行う。Now, assume that processor A transfers data stored in buffer memory 2A to processor B. The data stored in the buffer memory 2A is sequentially read out by the control program 3A, enters the register IA, and is transferred from the register IA to the processor B. 1st
FIG. 0 (a) is a diagram showing the state of data transfer. a, b, c from processor A to processor B
, d, . . . Processor B sequentially stores the received data in buffer memory 2b under the control of control program 3B. When processor A completes all data transfer, processor A notifies processor B to that effect.
プロセッサBは当該通知を受けたら、バッファメモリ2
Bに格納されているデータを順次読出してレジスタIB
から受信した順に順次プロセッサAに返送する。第10
図(ロ)はプロセッサBからプロセッサAへのデータ返
送の順序を示しており、受信した順、即ちa、b、c、
d・・・の順になっている。プロセッサAでは、返送さ
れてくるデータをバッファメモリ2Aに格納されている
元のデータと突合わせ比較を行い、データが正確に伝送
されたかどうかをチエツクする。全てのデータが一致し
たら、プロセッサAからプロセッサBへのデータ伝送が
正常に行われたことが分かる。Upon receiving the notification, processor B stores buffer memory 2.
Sequentially read the data stored in B and register IB.
The data are sent back to processor A in the order in which they are received. 10th
Figure (b) shows the order in which data is returned from processor B to processor A.
The order is d... Processor A compares the returned data with the original data stored in buffer memory 2A to check whether the data has been transmitted correctly. If all the data match, it is known that the data transmission from processor A to processor B was performed normally.
[発明が解決しようとする課題]
前述した従来の反復伝送方式では、全てのデータ伝送が
うまくいった場合には問題はないが、プロセッサA側で
元のデータと返送データとの間に不一致が発生した場合
に問題となる。つまり、不一致が発生したら、プロセッ
サAから再度全データを最初からプロセッサB側に再送
するようにしていた。このような方式では、不一致が発
生する時点までは正常なデータ転送が行われていたにも
拘らず、最初からデータ転送をやり直すことになり、無
駄が多い。また、最初からデータ転送をやり直すのでデ
ータ伝送にかかる時間が多大なものとなり、転送能力が
大幅に低減してしまうという不具合があった。[Problems to be Solved by the Invention] In the conventional repetitive transmission method described above, there is no problem if all data transmission is successful, but if there is a discrepancy between the original data and the returned data on the processor A side. It becomes a problem if it occurs. In other words, if a mismatch occurs, all data is retransmitted from processor A to processor B from the beginning. In such a method, even though normal data transfer was being performed up to the time when a mismatch occurred, the data transfer has to be restarted from the beginning, which is wasteful. Furthermore, since the data transfer is restarted from the beginning, it takes a lot of time to transmit the data, and there is a problem that the transfer capacity is significantly reduced.
本発明はこのような課題に鑑みてなされたものであって
、プロセッサ相互間のデータ転送誤りの検出を効率よく
行うことができるデータ伝送誤り制御方式を提供するこ
とを目的としている。The present invention has been made in view of these problems, and an object of the present invention is to provide a data transmission error control method that can efficiently detect data transfer errors between processors.
[課題を解決するための手段]
第1図は本発明方式の原理を示すフローチャートである
。本発明は、
プロセッサAとプロセッサBとをデータレジスタとコン
トロールレジスタを介して接続し、制御プログラムによ
りプロセッサAとプロセッサ8間のデータ伝送を行う場
合において、
プロセッサAからプロセッサBに対して一連のデータ転
送を行い、プロセッサBでは受信したデータをバッファ
メモリに格納しくステップ1)、プロセッサBは受信し
たデータを受信した順にプロセッサAに返送しくステッ
プ2)、プロセッサAでは返送されてきたデータを元の
データと比較しくステップ3)、
比較途中で不一致が発生した場合には、プロセッサAは
プロセッサBに対してデータ返送の中止を指令しくステ
ップ4)、
プロセッサBではバッファメモリからデータを読出し、
今度は受信した最終データから不一致データまで逆順に
プロセッサAに返送しくステップ5)、
プロセッサAでは、返送されてくるデータを元のデータ
と比較し、データが正常に転送されたか否かを判定する
(ステップ6)ように構成したことを特徴としている。[Means for Solving the Problems] FIG. 1 is a flowchart showing the principle of the system of the present invention. The present invention provides a method for transmitting a series of data from processor A to processor B when processor A and processor B are connected via a data register and a control register, and data is transmitted between processor A and processor 8 using a control program. Processor B stores the received data in the buffer memory (Step 1), Processor B sends the received data back to Processor A in the order it was received (Step 2), and Processor A stores the received data in its original form. In step 3), if a mismatch occurs during the comparison, processor A instructs processor B to stop sending back the data.Step 4), processor B reads the data from the buffer memory, and
Next, the data is sent back to processor A in reverse order from the last received data to the mismatched data.Step 5) Processor A compares the returned data with the original data to determine whether or not the data was transferred normally. (Step 6) It is characterized by being configured as follows.
[作用]
プロセッサA側で不一致が発生したら、プロセッサB側
では最後に受信したデータから不一致データまで逆順に
プロセッサA側に返送する。若し、データ誤りがプロセ
ッサB側からの返送にある場合には、最終データから不
一致データまで正常になることがある。この場合には、
それで全データが正常に転送されたことが分かるので、
データ再送は不要となる。最初のデータから不一致デー
タまではデータが正常に転送されたことは分かっている
からである。若し、データ返送中に不一致データが発生
した場合には、最初の不一致データから今度の不一致デ
ータまでがおかしいことななる。[Operation] When a mismatch occurs on the processor A side, the processor B sends back the mismatched data to the processor A side in reverse order from the last received data to the mismatched data. If the data error is in the return from the processor B side, the final data to the mismatched data may become normal. In this case,
This confirms that all data was successfully transferred, so
Data retransmission becomes unnecessary. This is because it is known that the data was transferred normally from the first data to the mismatched data. If mismatched data occurs during data return, the data from the first mismatched data to the next mismatched data will be incorrect.
そこでプロセッサAからはこの間のデータのみプロセッ
サB側に転送すればよいので、転送するデータに無駄が
ない。従って、本発明によればプロセッサ相互間のデー
タ転送誤りの検出を効率よく行うことができる。Therefore, since it is only necessary to transfer data from processor A to processor B during this period, there is no waste of data to be transferred. Therefore, according to the present invention, data transfer errors between processors can be detected efficiently.
[実施例]
以下、図面を参照して本発明の実施例を詳細に説明する
。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第2図は本発明が適用される計算機システムのブロック
図である。図において、プロセッサAは、伝送用のデー
タが保持されるデータレジスタ11A、ライトモード又
はリードモードの決定、優先権の確保等を相互に通知し
あうためのデータが保持されるコントロールレジスタ1
2A、転送データが保存されるバッファメモリ13A及
びデータ伝送の制御を行う制御プログラム14Aより構
成されている。この構成は、プロセッサB側についても
同様で、データレジスタ11B、コントロールレジスタ
12B、バッファメモリ13B及び制御プログラム14
Bより構成されている。制御プログラム14A、 1
413を動作させるのは、具体的にはCPU (図示せ
ず)である。FIG. 2 is a block diagram of a computer system to which the present invention is applied. In the figure, processor A includes a data register 11A that holds data for transmission, and a control register 1 that holds data for mutually notifying each other of determining write mode or read mode, securing priority, etc.
2A, a buffer memory 13A in which transfer data is stored, and a control program 14A that controls data transmission. This configuration is the same on the processor B side, including a data register 11B, a control register 12B, a buffer memory 13B, and a control program 14.
It is composed of B. Control program 14A, 1
413 is specifically operated by a CPU (not shown).
このように構成されたシステムにおいて、コントロール
レジスタ12Aから12Bに優先権確保の通知を行い、
プロセッサAからプロセッサBヘデータ転送を行うもの
とする。この時には、バッファメモリ13Aに保存され
ているデータが制御プログラム14Aの制御下で、デー
タレジスタ11Aを介してプロセッサB側に転送され、
プロセッサB側では、制御プログラム14Bの制御下で
バッファメモリ13Bに格納される。コントロールレジ
スタ12Aから12Bに対して全データ転送終了通知が
送られると、プロセッサBはバッファメモリ13Bに格
納されたデータを読出してデータレジスタ11Bを介し
て最初に格納されたデータから順次プロセッサAに返送
する。In the system configured as described above, notification of priority reservation is sent from control registers 12A to 12B,
Assume that data is transferred from processor A to processor B. At this time, the data stored in the buffer memory 13A is transferred to the processor B side via the data register 11A under the control of the control program 14A.
On the processor B side, the data is stored in the buffer memory 13B under the control of the control program 14B. When a notification of completion of all data transfer is sent from control register 12A to 12B, processor B reads the data stored in buffer memory 13B and returns it to processor A sequentially from the first stored data via data register 11B. do.
プロセッサA側では、返送されてくるデータをバッファ
メモリ13Aに保存されている元のデータと逐次比較す
る。比較の結果、全てのデータが一致したら、それでデ
ータ伝送シーケンスは終了する。比較の結果、不一致デ
ータが発生したら、コントロールレジスタ12Aからコ
ントロールレジスタ12Bに不一致発生を通知する。今
度は制御プログラム14Bはバッファメモリ13Bに格
納されているデータを最後に受信したデータから読出し
てプロセッサAに不一致データまでのデータを逆順に返
送する。On the processor A side, the returned data is successively compared with the original data stored in the buffer memory 13A. If all data match as a result of the comparison, the data transmission sequence ends. If mismatched data is generated as a result of the comparison, the control register 12A notifies the control register 12B of the mismatch. This time, the control program 14B reads the data stored in the buffer memory 13B starting from the last received data and returns the data to the processor A in reverse order up to the mismatched data.
プロセッサA側では、逆順に返送されてくるデータを元
のデータと比較する。最終データから不一致データまで
が一致した場合には、データは全て正常に転送されたこ
とが分かるから、それでデータ伝送シーケンスは終了す
る。ここで、若しデータの不一致が発生したら、コント
ロールレジスタ12Aが12Bに不一致発生を通知する
。次に、プロセッサA側では制御プログラム14Aが最
初の不一致点から2回目の不一致点までのデータのみを
プロセッサBに再送する。On the processor A side, the data returned in reverse order is compared with the original data. If the data from the final data to the mismatched data match, it is known that all data has been transferred normally, and the data transmission sequence ends. Here, if a data mismatch occurs, the control register 12A notifies the control register 12B of the mismatch occurrence. Next, on the processor A side, the control program 14A resends only the data from the first mismatch point to the second mismatch point to the processor B.
第3図は再送データを示す図である。図のDlは最初の
データ返送で見つかった不一致データ、D2は次の道順
のデータ返送で見つかった不一致データである。スター
トポイントSからDlまでと、エンドポイントEからD
2までのデータ転送は正常であったことが分かっている
から、プロセッサAからプロセッサBまで再送されるデ
ータ領域はDlからD2までの領域(図の斜線領域)で
すむ。FIG. 3 is a diagram showing retransmission data. In the figure, D1 is the mismatched data found in the first data return, and D2 is the mismatched data found in the next route data return. From start point S to Dl and from end point E to D
Since it is known that the data transfer up to Processor 2 was normal, the data area to be retransmitted from processor A to processor B is the area from D1 to D2 (the shaded area in the figure).
第4図は本発明が適用される計算機システムの一実施例
の詳細構成例を示す図である。第2図と同一のものは、
同一の符号を付して示す。同図は、コントロールレジス
タ12A、12Bを詳細に示している。例えば、プロセ
ッサA側について説明すると、プロセッサAからプロセ
ッサBに制御情報を送る場合(ライト時)には、コント
ロールレジスタ12A1が用いられ、逆にプロセッサB
から制御情報を受ける場合(リード時)には、コントロ
ールレジスタ12A2が用いられる。FIG. 4 is a diagram showing a detailed configuration example of an embodiment of a computer system to which the present invention is applied. The same thing as in Figure 2 is
Indicated with the same reference numerals. The figure shows the control registers 12A and 12B in detail. For example, regarding the processor A side, when sending control information from processor A to processor B (at the time of writing), the control register 12A1 is used;
When receiving control information from (at the time of reading), the control register 12A2 is used.
コントロールレジスタ12A1はRQSNDビット、R
TSNDビット、FR3Tビット及びRSTDTビット
より構成されている。このコントロールレジスタ12A
1はライト時に用いられるものであり、各構成ビットの
意味は第5図に示すとおりである。コントロールレジス
タ12A2はSNDビット、RCvビット、BUSYビ
ット及びDTRDYビットより構成されている。このコ
ントロールレジスタ12A2はリード時に用いられるも
のであり、各構成ビットの意味は第6図に示すとおりで
ある。Control register 12A1 has RQSND bit, R
It consists of TSND bit, FR3T bit and RSTDT bit. This control register 12A
1 is used during writing, and the meaning of each constituent bit is as shown in FIG. The control register 12A2 is composed of an SND bit, an RCv bit, a BUSY bit, and a DTRDY bit. This control register 12A2 is used at the time of reading, and the meaning of each constituent bit is as shown in FIG.
RQSNDビットは、データ転送を行う時、“1°と書
込むことにより、送信権を要求する。When performing data transfer, the RQSND bit requests the transmission right by writing "1°."
この送信要求が受付けられると、本レジスタ12A1リ
ード時にSNDビットが“1”となり相手側のRCVビ
ットが“1”となる。RTSNDビットは、データ転送
を終了した時“1”と書込むことで送信権を解除する。When this transmission request is accepted, when this register 12A1 is read, the SND bit becomes "1" and the RCV bit on the other side becomes "1". The RTSND bit releases the transmission right by writing "1" when data transfer is completed.
送信権が解除されると、本レジスタ12人1リード時、
SNDビットが“0”となり、相手方のRCVビットが
“0”となる。When the transmission right is released, when 12 people read this register,
The SND bit becomes "0" and the RCV bit of the other party becomes "0".
FR8Tビットは、誤り制御を行うためにデータ送信を
強制的に中断させる時“1”を書込む。The FR8T bit is written as "1" when data transmission is forcibly interrupted to perform error control.
本操作により本レジスタ12A1リード時全ビットが“
0”になり、相手側においても同様の状態となる。R8
TDTビットは、本レジスタ12A1リード時、DTR
DYビットが“1”の時本ビットに“1”を書込むこと
により本レジスタ12A1リード時DTRDYビットが
0”となり、相手側のBUSYビットが“0”となる。With this operation, all bits of this register 12A1 are set to “
0", and the other party is in the same state. R8
The TDT bit is set to DTR when reading this register 12A1.
By writing "1" to this bit when the DY bit is "1", the DTRDY bit becomes "0" when reading this register 12A1, and the BUSY bit on the other side becomes "0".
SNDビットは、データ送信要求が受付けられ送信可能
状態になっていることを表わす。即ち、“1″の時送信
状態を示す。RCVビットは、データ受信状態になって
いることを表わす。即ち、“1″の時受信状態を示す。The SND bit indicates that a data transmission request has been accepted and the data transmission is possible. That is, when it is "1", it indicates the transmission state. The RCV bit indicates that data is being received. That is, when it is "1", it indicates the receiving state.
BUSYビットは、送信状態の時、データレジスタ11
Aに送信データを書込むと“1″となる。相手側にてR
3TDTビットに“1”が書込まれると、本ビットは“
0“となる。DTRDYビットは、受信状態の時相手側
のデータレジスタ11Bに送信データが書込まれると′
1″となる。R3TDTビットに“11を書込むと“0
”となる。以上のコントロールレジスタ12A1,12
A2の説明は、プロセッサB側のコントロールレジスタ
12B1.12B2についても同様である。The BUSY bit is set in the data register 11 when in the transmitting state.
When transmission data is written to A, it becomes "1". R on the other side
When “1” is written to the 3TDT bit, this bit becomes “
The DTRDY bit becomes '0'' when transmission data is written to the data register 11B of the other party in the receiving state.
1". Writing "11" to the R3TDT bit will set it to "0.
”.The above control registers 12A1, 12
The explanation of A2 is the same for the control registers 12B1 and 12B2 on the processor B side.
第7図は本発明の動作シーケンスを示す図である。図に
示す例は、プロセッサAからプロセッサBにデータを転
送する場合を示している。コントロールレジスタ12A
、12Bについては第5図。FIG. 7 is a diagram showing the operation sequence of the present invention. The illustrated example shows a case where data is transferred from processor A to processor B. Control register 12A
, 12B is shown in FIG.
第6図に示すように動作するものとする。It is assumed that the system operates as shown in FIG.
今、プロセッサAがプロセッサBに対してデータを転送
する時には、プロセッサAは送信権を獲得するため、R
QSNDビットをオン(“12にすること。以下同じ)
とし、SNDビットがオンとなるのを確認した後、バッ
ファメモリ13Aから読出した送信データをデータレジ
スタ11人に書込む。Now, when processor A transfers data to processor B, processor A acquires the transmission right, so R
Turn on the QSND bit (set it to “12”, the same applies below)
After confirming that the SND bit is turned on, the transmission data read from the buffer memory 13A is written to the data register 11.
一方、プロセッサB側ではコントロールレジスタ12B
を定期的にリードしている。RCVビットがオンになっ
たのを検出したら受信状態となり、DTRDYビットが
オンになるのを検出したら、データレジスタ11Bを読
込んでデータを受信し、その後R3TDTビットをオン
にする。On the other hand, on the processor B side, control register 12B
regularly leads. When it detects that the RCV bit is turned on, it enters the receiving state, and when it detects that the DTRDY bit is turned on, it reads the data register 11B and receives data, and then turns on the R3TDT bit.
その後、プロセッサAはBUSYビットがオフ(”O”
になること。以下同じ)になることを検出すると、次の
送信データをデータレジスタ11Aに書込み、この動作
シーケンスを最終データまで繰り返す。そして、全デー
タの転送が完了すると、R8TSNDビットをオンとし
データ転送処理を終了させる。上述の説明では、プロセ
ッサAからプロセッサBにデータ転送する場合を例にと
って説明したが、プロセッサBからプロセッサAに対す
るデータ転送についても全く同様である。After that, processor A has the BUSY bit turned off (“O”).
To become. (The same applies hereafter), the next transmission data is written into the data register 11A, and this operation sequence is repeated until the final data. When the transfer of all data is completed, the R8TSND bit is turned on to end the data transfer process. In the above description, the case where data is transferred from processor A to processor B has been explained as an example, but data transfer from processor B to processor A is completely the same.
第8図は本発明のデータ再送方式のシーケンス例を示す
図である。■に示すデータ(Nバイト)がプロセッサA
から送信され、プロセッサBは■に示すようにデータを
受信したものとする。Xバイト目のデータが受信不良で
ある。つまり、送信データは141((Hは16進を示
す)であるのに、受信データは15Hとなっている。こ
の受信データが■に示すようにプロセッサBから返送さ
れ、プロセッサAはXバイト目を受信した時点で異常(
不一致)を検出する。FIG. 8 is a diagram showing a sequence example of the data retransmission method of the present invention. The data shown in ■ (N bytes) is processor A
It is assumed that processor B receives the data as shown in (3). The Xth byte of data is poorly received. In other words, the transmitted data is 141 ((H indicates hexadecimal), but the received data is 15H. This received data is returned from processor B as shown in ■, and processor A receives the X byte. There is an error (
mismatch).
この結果、プロセッサAはFRSTビットをオンにして
プロセッサBにデータ返送の中止を指示する。本指示を
検出したプロセッサBは、今度は■に示すように最後に
受信したデータFF□から逆順にデータ返送を行う。こ
のデータを受信したプロセッサAは、(N−(X−1)
)バイト目のデータを受信した時点で異常を検出する。As a result, processor A turns on the FRST bit and instructs processor B to stop sending back data. Processor B, which has detected this instruction, returns data in reverse order starting from the last received data FF□, as shown in ■. Processor A, which received this data, (N-(X-1)
) An abnormality is detected when the byte of data is received.
この結果、プロセッサAはFRSTビットをオンにして
プロセッサBに対し返送中止の指示を出す。その後、異
常となったデータ(ここではXバイト目のデータ14I
()を■に示すようにプロセッサBに再送する。As a result, processor A turns on the FRST bit and issues an instruction to processor B to stop sending back. After that, the abnormal data (here, the X-th byte data 14I)
() is retransmitted to processor B as shown in ■.
この再送データはプロセッサBに■に示すように受信さ
れ、プロセッサBは受信したデータを■に示すようにプ
ロセッサAに再送する。この再送データを受信したプロ
セッサAでは、元のデータとの比較を行い一致したこと
を認識する。これにより送信処理は終了する。This retransmitted data is received by processor B as shown in ■, and processor B retransmits the received data to processor A as shown in ■. Processor A, which has received this retransmitted data, compares it with the original data and recognizes that they match. This ends the transmission process.
上述の説明では、プロセッサAがプロセッサBにデータ
を転送する場合を例にとって説明したが、本発明はこれ
に限るものではなく、プロセッサBからプロセッサAに
データを転送する場合についても全く同様である。In the above description, the case where processor A transfers data to processor B was explained as an example, but the present invention is not limited to this, and the same applies to the case where data is transferred from processor B to processor A. .
[発明の効果コ
以上、詳細に説明したように、本発明によれば受信側プ
ロセッサから先ず受信した順にデータを返送し、送信側
プロセッサで返送データと元のデータの比較を行い、不
一致が発生したら、今度は受信側プロセッサは受信した
最終データから不一致データまで逆順にデータを返送す
るように構成することにより、プロセッサ相互間のデー
タ転送誤りの検出を効率よく行うことができるデータ伝
送誤り制御方式を提供することができ、実用上の効果が
大きい。[Effects of the Invention] As explained in detail above, according to the present invention, the receiving processor first returns data in the order in which it was received, and the transmitting processor compares the returned data with the original data, so that a mismatch occurs. Then, by configuring the receiving processor to send back the data in reverse order from the last received data to the mismatched data, we have developed a data transmission error control method that can efficiently detect data transfer errors between processors. can be provided, which has great practical effects.
第1図は本発明方式の原理を示すフローチャート、
第2図は本発明が適用される計算機システムのブロック
図、
第3図は再送データを示す図、
第4図は本発明が適用される計算機システムの一実施例
の詳細構成例を示すブロック図、第5図はライト時の各
構成ビットの意味を示す図、
第6図はリード時の各構成ビットの意味を示す図、
第7図は本発明の動作シーケンスを示す図、第8図は本
発明のデータ再送方式のシーケンス例を示す図、
第9図は従来の反復伝送方式の説明図、第10図はデー
タ転送の様子を示す図である。
第2図において、
11A、IIBはデータレジスタ、
12A、12Bはコントロールレジスタ、13A、13
Bはバッファメモリ、
14A、14Bは制御プログラムである。Fig. 1 is a flowchart showing the principle of the method of the present invention, Fig. 2 is a block diagram of a computer system to which the invention is applied, Fig. 3 is a diagram showing retransmitted data, and Fig. 4 is a computer system to which the invention is applied. A block diagram showing a detailed configuration example of an embodiment of the system, FIG. 5 is a diagram showing the meaning of each constituent bit at the time of writing, FIG. 6 is a diagram showing the meaning of each constituent bit at the time of reading, and FIG. 7 is a diagram showing the meaning of each constituent bit at the time of reading. FIG. 8 is a diagram showing an example of the sequence of the data retransmission method of the present invention. FIG. 9 is an explanatory diagram of the conventional repetitive transmission method. FIG. 10 is a diagram showing the state of data transfer. It is. In Figure 2, 11A and IIB are data registers, 12A and 12B are control registers, and 13A and 13
B is a buffer memory, and 14A and 14B are control programs.
Claims (1)
トロールレジスタを介して接続し、制御プログラムによ
りプロセッサAとプロセッサB間のデータ伝送を行う場
合において、 プロセッサAからプロセッサBに対して一連のデータ転
送を行い、プロセッサBでは受信したデータをバッファ
メモリに格納し(ステップ1)、プロセッサBは受信し
たデータを受信した順にプロセッサAに返送し(ステッ
プ2)、 プロセッサAでは返送されてきたデータを元のデータと
比較し(ステップ3)、 比較途中で不一致が発生した場合には、プロセッサAは
プロセッサBに対してデータ返送の中止を指令し(ステ
ップ4)、 プロセッサBではバッファメモリからデータを読出し、
今度は受信した最終データから不一致データまで逆順に
プロセッサAに返送し(ステップ5)、 プロセッサAでは、返送されてくるデータを元のデータ
と比較し、データが正常に転送されたか否かを判定する
(ステップ6)ように構成したことを特徴とするデータ
伝送誤り制御方式。[Claims] When processor A and processor B are connected via a data register and a control register, and data transmission between processor A and processor B is performed by a control program, a series of data transmission from processor A to processor B is provided. Processor B stores the received data in the buffer memory (Step 1), Processor B sends the received data back to Processor A in the order in which it was received (Step 2), and Processor A stores the received data in the buffer memory (Step 2). The data is compared with the original data (step 3), and if a mismatch occurs during the comparison, processor A instructs processor B to stop sending the data back (step 4), and processor B transfers the data from the buffer memory. read the data,
This time, the data is sent back to processor A in reverse order from the last received data to the mismatched data (step 5), and processor A compares the returned data with the original data to determine whether or not the data was transferred normally. A data transmission error control system characterized in that it is configured to (step 6).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1067237A JPH02244336A (en) | 1989-03-17 | 1989-03-17 | Data transmission error control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1067237A JPH02244336A (en) | 1989-03-17 | 1989-03-17 | Data transmission error control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02244336A true JPH02244336A (en) | 1990-09-28 |
Family
ID=13339109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1067237A Pending JPH02244336A (en) | 1989-03-17 | 1989-03-17 | Data transmission error control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02244336A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011090510A (en) * | 2009-10-22 | 2011-05-06 | Toshiba Corp | Medical information device |
-
1989
- 1989-03-17 JP JP1067237A patent/JPH02244336A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011090510A (en) * | 2009-10-22 | 2011-05-06 | Toshiba Corp | Medical information device |
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