JPH02242454A - シーケンスエラー発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するだめの手段 作用 実施例 発明の効果 〔概要〕 シーケンスエラー検出回路の試験を実施し得るようにし
たシーケンスエラー発生方法に関し、シーケンスエラー
検出回路の試験が確実に実施されるようにすることを目
的とし、 信号の伝送時間が異なる複数の信号伝送回路の論理レベ
ルの変化時点を、クロックでサンプリングして検出し、
そのタイミングに対応して検出信号を夫々送出する→ノ
゛ンプリング手段と、サンプリング手段が送出する検出
信号をり１ｍｌツタで・す゛ンプリンクし、複数の検出
信号が同一・タイミングで検出された時、シーケンスエ
ラー１号を送出するシケンスエラー検出手段と、信号伝
送回路の論理レベルを同時に変化させる制御手段とを備
えた装置において、制御手段の制御■でサンプリング手
段又はシーケンスエラー検出回路のクロック供給を阻止
する阻ＩＩ−手段又はサンプリング手段の出力側と信号
伝送回路を切替えてサンプリング手段の入力側に接続す
る切替手段を設け、クロックの供給を明止した後信号伝
送回路の論理レベルを同時に変化させて所定の時間経過
した後、クロックの供給を開始さ一ヒるか、切替手段に
サンプリング手段の出力側と入力側とを接続させた後１
．信号伝送回路の論理レベルを同時に変化させて所定の
時間経過した後、信号伝送回路とサンプリング手段の入
力側とを接続させる構成とする。

〔産業−１−の利用分野〕 本発明は制御装置と被制御装置との間の双方向インタフ
ェースに係り、特にタグイン信号受信時のシーケンスエ
ラーを検出するために設けられたシーケンスエラー検出
回路の試験を実施し得るようにしたシーケンスエラー発
生方法に関する。

計算機システムの外部記憶装置としてディスク装置が多
く使用されているが、このディスク装置はデバイスアダ
プタを経てディスク制御装置乙こ接続され、このディス
ク制御装置の制御によってチャネルとの間のデータ転送
を行っている。そして、ディスク制御装置とデバイスア
ダプタとの間はＢＣｌインタフェースと呼ばれる双方向
インタフェースが用いられている。

そして、ＢＣＩインタフェースにおいては、ディスク制
御装置からデバイスアダプタにタグアウト信号が送出さ
れ、デバイスアダプタからディスク制御装置にタグイン
信号が送出されて相互間の制御信号として使用されるご
とにより、非同１ｔＩｌで動作するディスク制御装置と
デバイスアダプタ間のデータ転送制御が実施されている
。

そして、タグイン信号を転送する信号線は複数使用され
ているが、このタグイン信号は同時に２ピント以」−変
化させることは禁止されている。即ち、同時に２本以上
のタグイン信号線の論理レベルを同時に変化させること
が禁止されている。

従って、ディスク制御装置にはフグイン信−号が２ヒン
Ｉ−以」二同時に変化した時、この同時変化を検出して
シーケンスエラーを報告するシーケンスエラー検出回路
が設（）られている。

とごろで、ディスク制御装置乙よ単独で試験されるが、
この試験Ｑこおいてはインクフェース」二のタグアラＩ
・信号送出用端子とフグイン信号受信用端子とを接続し
、ディスク制御装置が送出するタグアウト信号をインク
フェース上で折返して受信することでタグイン信号とし
て利用している。そして、このタグアウト信号を同時に
２ピント変化させて送出させることで、シーケンスエラ
ー検出回路の試験を行っているが、この試験は確実に実
施されることか必要である。

〔従来の技術〕

第４図は従来技術の一例を説明するブロンク図で、第５
図は第４図の動作を説明するタイムチャＩ−である。

ディスク制御装置を制御するプロセッサ１は入出カポ−
１−２を経てクグアウトレジスタ３を制御し、第５図の
ＣＬ　Ｋに示すクロックの■に同期して、ドライバ１５
と１６に送出している“１”を、第５図ＴＡＣＯ（１）
とＴ　Ａ　Ｇ　Ｏ（２）に示す如く、同時に°“０°′
に変化させる。

ドライバ１５と１６はフグアウト信号を送出するドライ
バであり、コネクタ１９を経てドライバ１５の出力はレ
シーバ１８に、ドライバ１６の出力はレシーバ１７に折
り返されて送出される。

レシーバ１７と１８はタグイン信号を受信するレシーバ
であり、ドライバ１５と１６が“０°′となると、レジ
−、バ１７と１８はそれまで送出していた１″′を反転
させ、Ｄフリップフロ・ンプ１３と１４１７）Ｄ端子に
、第５図ＴＡＧＩ（＋）と’ｒＡ　Ｇ　Ｉ　（２）ニ示
す如く、夫々゛０”を送出する。

Ｄフリップフロップ１３と１４はタグイン信号のサンプ
リング回路２０を構成しており、第５図ＣＬ　Ｋの■に
示すクロックによって、Ｄ端子の論理レベルの変化をサ
ンプリングして検出すると、Ｑ端子の論理レベルを変換
し、それまで送出していた“′１″を′°Ｏ″としてデ
コーダ６とＤフリップフロップ１１及び１２のＤ端子に
送出する。

１つフリンプフロップ７，１１及び１２とＡＮＤ回路８
と排他的ＯＲ回路９及び１０はシーケンスエラー検出回
路２】を構成しており、Ｄフリップフロップ１１はＤフ
リップフロップＩ３のＱ端子が１”から０′′に変化し
たことをクロックによって検出し、Ｑ端子の論理レベル
を“°１”から“０″に変換して排他的ＯＲ回路９に送
出する。排他的ＯＲ回路９にはＤフリップフロップ１３
のＱ端子の出力が入力されているため、】クロツタの間
“１”をＡＮＤ回路８に送出する。

又、Ｄフリップフロップ１２はＤフリップフロップ１４
のＱ端子が°″１″から０”に変化したことをクロック
によって検出し、Ｑ端子の論理レベルを“°１″から０
”に変換して排他的ＯＲ回路１０に送出する。排他的Ｏ
Ｒ回路１０にはＤフリップフロップ１４のＱ端子の出力
が入力されているため、■クロックの間’１″をＡＮＤ
回諮８に送出する。

従って、ＡＮＤ回路８は排他的ＯＲ回路９と１０が同時
に“１″゛を送出した時、１″゛をＤフリップフロップ
７のＤ端子に送出し、Ｄフリップフロップ７ばＱ端子か
ら”１”を１クロツクの間チエツクレジスタ５に送出し
て、シーケンスエラーの発生を通知する。

従って、チエツクレジスタ５は第５図ＥＲＲに示す如く
、シーケンスエラー信号を入出カポ−１−２を経てプロ
セッナ１に通知する。

デコーダ６はＤフリップフロップ１３と１４の出力を受
信してデコードし、データ転送制御信号としてタグイン
レジスタ４に送出する。従って、タダインレジスク４は
、このデータ転送制御信号を入出力ボート２を経てプロ
セッサ１に送出する。

〔発明が解決しようとする課題〕

上記の如く、従来はシーケンスエラー検出回路２１が正
常にシーケンスエラーを検出するが否かを試験するため
、コネクタ１９によってドライバ■５に１６の出力をレ
シーバ■８と１７に夫々折り返して転送している。

しかし、タグアウトレジスタ３が第５図ＴＡＧＯ（１）
、Ｔ　Ａ　Ｇ　Ｏ（２）に示す如く、同時にタグアウト
信号を変化させてドライバ１５と１６に送出しても、ド
ライバ１５と１６及びレシーバ１７と１８に動作時間の
バラツキがあり、且つ、電源電圧変動やコネクタ１９で
折り返すためのケーブルの長さの差によって、この動作
時間のバラツキが変化するため、サンプリング回路２０
を形成するＤフリップフロップ１３と１４の各り端子に
、タグイン信号として人力される信号の論理レベルの変
化時点が変動する。

即ち、第５図ＴＡＧＩ（２）の点線で示す如く、ＴＡ　
Ｇ　Ｉ　（２）の変化する時点がＴＡＧｌ（１）よりも
遅延して、クロック■によってサンプリングされた時、
あたかも１ビツトずつ変化したようにサンプリングされ
ることがある。

このような場合は、Ｄフリップフロップ１３と１４の各
Ｑ端子が“０′”を送出するタイミングが１クロック分
ずれるため、シーケンスエラー検出回路２１のＡＮＤ回
路８は“１″をＤフリップフロンプ７に送出せず、プロ
センサ１に対するシーケンスエラーの報告が行われない
。

従って、シーケンスエラー検出回路２１が異常であると
誤判定されることとなり、シーケンスエラー検出回路２
１の正常性を試験をすることが出来ないという問題があ
る。

本発明はこのような問題点に鑑の、サンプリング回路２
０又はシーケンスエラー検出回路２１に供給されるクロ
ックを一定時間阻止することにより、タグイン信号の遅
延時間のバラツキを吸収させるか、又は、レシーバ１■
と１８の出力側でタグイン信号の遅延時間のバラツキを
吸収させることで、複数のタグイン信号が同時乙こ変化
したことをシーケンスエラー検出回路２１に検出させ、
シーケンスエラー検出回路２１の試験が確実に実施され
るようにすることを目的とし”でいる。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図（ａ）はサンプリング手段２３に供給されるクロ
ックを阻止するように阻止手段２５を設けた場合を示す
。

制御手段２２は阻止手段２５に制御信号を送出して、サ
ンプリング手段２３に供給するクロックを阻止させた後
、ドライバ１５とレシーバ１８で構成される信号伝送回
路と、ドライバ１６とレシーバ１７で構成される信号伝
送回路とに送出している論理レベル、例えば“°１″を
クロックに同期して同時に変化させ“０″とする。

しかし、信号伝送回路の伝送時間が異なるため、レシー
バ１７と１８は夫々異なるタイミングで、それまで送出
していた°１″′の代わりに論理レベルの変化時点を示
す“０”をサンプリング手段２３に夫々送出する。

この時、サンプリング手段２３はクロックの供給を阻止
されているため、レシーバ１７と１８が°゛０″を送出
しても、シーケンスエラー検出手段２４に対し検出信号
を送出せず、例えば”１”を送出したままである。

制御手段２２はドライバ１５と１６に対し同時に０″゛
を送出してから、所定の時間経過すると、阻止手段２５
に制御信号を送出して、クロックをサンプリング手段２
３に供給させる。この所定の時間はレシーバ１７と１８
がサンプリング手段２３に０″′を夫々送出し終わるま
でに十分な時間とする。

サンプリング手段２３はクロックを供給されると、レシ
ーバ１７と１８が送出した０”をサンプリングして検出
し、複数の検出信−号として０”を同時にシーケンスエ
ラー検出手段２４に送出する。

シーケンスエラー検出手段２４はクロックによりこの検
出信号の“０”をサンプリングし、同一タイミングで複
数の検出信号が検出されたことにより、シーケンスエラ
ー信号を送出する。

第１図（ｂ）はシーケンスエラー検出手段２４に供給さ
れるクロックを阻止するように阻止手段２５を設けた場
合を示す。

制御手段２２は阻止手段２５に制御信号を送出して、シ
ーケンスエラー検出手段２４に供給するクロックを阻止
さ一ロた後、ドライバ１５とレジ−ハ１８で構成される
信号伝送回路と、トライバ１６とレシーバ１７で構成さ
れる信号伝送回路とに送出している論理レベル、例えば
“１”′をクロックに同期して同時に変化させ°“０”
とする。

しかし、信号伝送回路の伝送時間が異なるため、レシー
バ１７と１８は夫々異なるタイミングで、それまで送出
していた“１”の代わりに論理レベルの変化時点を示す
“Ｏ″をサンプリング手段２３に夫々送出する。

サンプリング手段２３はクロックによって、レシーバ１
７と１８が送出した“０′”を夫々サンプリングして検
出し、“０′”を検出したタイミングに対応して検出信
号を夫々シーケンスエラー検出手段２４に送出する。

しかし、シーケンスエラー検出手段２４はクロックの供
給を阻止されているため、検出信号が入力されてもザン
ブリング動作を行わない。

制御手段２２はドライバ１５と１６に対し同時に“０”
を送出してから、所定の時間経過すると、阻止手段２５
に制御信号を送出して、クロックをシーケンスエラー検
出手段２４に供給させる。この所定の時間はサンプリン
グ手段２３が０”を検出して検出信号を送出し終わるま
でに十分な時間とする。

シーケンスエラー検出手段２４はクロックを供給される
と、サンプリング手段２３が送出した検出信号をサンプ
リングし、複数の検出信号を同一タイミングで検出した
ことからシーケンスエラー信号を送出する。

第１図（Ｃ）はサンプリング手段２３の入力側に切替手
段２６を設りた場合を示す。

制御手段２２は切替手段２６に制御信号を送出して、サ
ンプリング手段２３の出力側と入力側とを接続させた後
、ドライバ１５とレシーバ１８で構成される信号伝送回
路と、ドライバ１６とレシーバ１７で構成される信号伝
送回路とに送出している論理レベル、例えば〕′′をク
ロックに同期して同時に変化させ“０”とする。

しかし、信号伝送回路の伝送時間が異なるため、レシー
バ１７と１８は夫々異なるタイミングで、それまで送出
していた１″の代わりに論理レベルの変化時点を示ず”
０″を切替手段２６に夫々送出する。

しかし、切替手段２６はレシーバ１７と１８が送出した
″０′をサンプリング手段２３に送出せず、サンプリン
グ手段２３の出力を供給しているため、サンプリング手
段２３ば０”を検出した検出信号を送出しない。

制２Ｍｎ手段２２はドライバ１５と１６に対し同時に“
０″を送出してから、所定の時間経過すると、切替手段
２６に制御信号を送出して、レシーバ１７と１８にサン
プリング手段２３の入力側を接続させる。この所定の時
間はレシーバ１７と１８が０”を送出し終わるまでに十
分な時間とする。

切替手段２６はレシーバ１７と１８が送出する“０”′
を同時にサンプリング手段２３に送出するため、サンプ
リング手段２３ばこの“０”をサンプリングして検出し
、複数の検出信号として′０″を同時にシーケンスエラ
ー検出手段２４に送出する。

シーケンスエラー検出手段２４はクロックによりこの検
出信号の”０″をサンプリングし、同一タイミングで複
数の検出信号が検出されたことにより、シーケンスエラ
ー信号を送出する。

（作用〕 上記の如く構成すること乙こより、制御手段２２は明止
手段２５を制御して勺ンプリング手段２３又はシーケン
スエラー検出手段２４に供給するクロックを所定の時間
ＩＵＪ止させ、ドライバ１５とレシーバ１８で形成する
信号伝送回路の信号伝送回路と、ドライバ１６とレシー
バ１７で形成する信号伝送回路の信号伝送時間の差によ
る論理レベルの変化時点の遅延時間差を吸収さゼるごと
か可能となるため、シーケンスエラー検出手段２４が正
常に２ピントの同時変化を検出してシーケンスエラー信
号を送出するか否かを試験することが出来る。

又、制御手段２２は切替手段２〔５を制御して、トライ
バ１５とレシーバ１８で形成する信号伝送回路の信号伝
送時間と、トラ・イハＩＧとレジーバ１７で形成する信
−号伝送回路の仏υ゛伝送時間の差による論理レベルの
変化時点の遅延時間差を吸収させた後、ザンプリンタ手
段２３に送出するごとが可ｆｉヒとなるため、シーケン
スエラー検出手段２４が正常に２ピツ１〜の同時変化を
検出してシーケンスエラー信号を送出するか否かを試験
することが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２は１の動作を説明するタイムチャー１〜で
ある。

第４図と同一符号は同一機能のものを示す。第２図（ａ
）は第４図に制御レジスタ２７とＡＮＤ回路２８を追加
し、サンプリング回路２０の１〕フリ・ンプフロップ１
３と１４に供給するクロックをプロセッ→ノ］が阻止す
ることを可能としたものである。

プロセツサ１は入出カポ−１〜２を経て制御レジスタ２
７を制御し７、第３図ＣＮ　Ｔ　Ｌ、の■に示ず如く、
制御レジスタ２７からＡＮＤ回路２８に送出していた”
　ｌ　”を”　ｏ　”に変化させる。従って、クロック
はサンプリング回路２０のＤフリンプフロ／プ１３と１
４に供給されず、Ｄフリソプフ１１ンプ１８′３と１４
はＱ端子から“１゛を送出したままとなる。

プロセラ′す°１ば続いてタグアウトレジスタ３を制御
して、第３図ＴＡＧＯ（１）とＴ　Ａ　Ｇ　Ｏ（２）乙
こ示ず如く、Ｉ−タイム１５と１６に送出していたタグ
アウト信υを°′１”から“°０″に変換する。従って
前記同様に、レシーバ１７と１１３は、第３図′１゛八
Ｇ＋（］）と］゛ΔＧＩ（２）に示す如く、夫々異なる
タイミングで“０°′に変化するタグイン信号をタイミ
ング回路２０のＤフリップフロップ１３と１４に送出す
る。

しかし、Ｄフリソプフし２ンプ１３と１４はクロ７りの
供給を停止されているため、それまでレシーバ１７と１
８が送出していた“１゛をサンプリングしてセソＩ・さ
れた１”をＱ端子から送出したままである。

従って、シーケンスエラー検出回路２１は第４図で説明
した如く動作し、シーケンスエラー信号は送出しない。

ブロセッリ用はタグアラ１〜レジスタ；（を制御してタ
グアウト信号を変化させた後、予め定められた所定の時
間経過すると、制御レジスタ２７を制御して、第３図Ｃ
Ｎ　ＴＩ−の■に示ず如く、制御レジスタ２７からＡＮ
Ｄ回路２８に送出していた“０′′を“１”に変化させ
る。

従ってＡＮＤ回路２８は再びクロックをＤフリップフロ
ップ１３と１４に送出する。Ｄフリップフロップ１３と
１４はレシーバ１７と１８が０″を送出しているため、
クロックで“０”をサンプリングして検出すると、同時
に夫々のＱ端子を“０”にセラ１−シ、シーケンスエラ
ー検出回路２１のＤフリップフロップ１１と１２に“０
”を送出する。

シーケンスエラー検出回路２１は同時に“Ｏｎが入力さ
れたため、第３図ＥＲＲに示す如く、シーケンスエラー
信号をチエツクレジスフ５に送出する。

第２図（ｂ）は第４図に制御レジスタ２７とＡＮＤ回路
２Ｂを追加し、シーケンスエラー検出回路２］のＤフリ
ップフロップ７と１１と１２に供給するり１：１ツクを
プロセッサ１が阻止することを可能としたものである。

プロセッサ】は入出カポ−１−２を経て制御レジスタ２
７を制御し、第３　ＵＫ　ＣＮ　’ＦＬの■に示ず如く
、制御レジスタ２７からＡＮＤ回路２８に送出していた
“１”を０”に変化させる。従って、クロックはシーケ
ンスエラー検出回路２１のＤフリップフロップ７と１１
と１２に供給されず、Ｄフリップフロンプ７はＡＮＤ回
路８の出力が変化しても動作せず、０″を送出したまま
となる。

プロセッサ１は続いてタグアウトレジスタ３を制御して
、第３図Ｔ　Ａ　Ｇ　Ｏ（１）と１゛Ａ　Ｇ　Ｏ（２）
に示す如く、ドライバ１５と１６に送出していたタグア
ウト信Ｂを“１”から”０′”に変換する。従って前記
同様に、レシーバ１７と１８は、第３図ＴＡＧ　１（１
）とＴＡＧＩ（２）に示す如く、夫々異なるタイミング
で“０”に変化するタグイン信号をタイミング回路２０
のＤフリップフロップ１３と１４に送出す従って、Ｄフ
リップフロップ１３と１４はこのタグイン信号の変化を
検出し、タグイン信号の変化時点の差か大きい場合は、
異なるタイミングで“′０”をＱ端子から夫々送出する
。

しかし、シーケンスエラー検出回路２１はクロックが供
給されていないため、前記の如くＤフリンプフロップ７
は“０パを送出したままとなる。

プロセッサ１１．：４タグアウトレジスタ３を制御して
タグアラＩ・信号を変化させた後、予め定められた所定
の時間経過すると、制御レジスタ２７を制御して、第３
図ＣＮ　Ｔ　Ｌの■に示ず如く、制御１ルジスタ２７か
らＡＮＤ回路２８に送出していた“０”を゛１パに変化
させる。

従って、ＡＮＤ回路２８は再びクロックをシーケンスエ
ラー検出回路２１に送出するため、シーケンスエラー検
出回路２１は前記同様に動作し、サンプリング回路２０
のＤフリップフロップ１３と１４が共に送出しているパ
Ｏ″゛を検出して、第３図ＥＲＲに示す如く、シーゲン
スエラー信号をチエツクレジスタ５に送出する。

第２図（Ｃ）は第４図に制御レジスタ２７とＯＲ回路２
９．３０とＡ　Ｎ　Ｉ）回路３１〜３４を追加し、プロ
セッサ１がレジーバ゛１７と１８が送出するタグイン信
号を、サンプリング回路２０に供給することを阻止し得
るようにしたものである。

プロセツサ１は入出カポ−１〜２を経て制御レジスタ２
７を制御し１、第３図ＣＮ　ＴＬの■に示ず如く、制御
卸レジスタ２７からＡ　Ｎ　＋’）回路３１〜３４に送
出していた“１”を“０°゛に変化させる。従って、レ
シーバ１７と１８が送出しているタグイン信号の“１″
はＡＮＤ回路３１と３３によって夫々阻止される。

この時、Ｄフリップフロップ１３はＡＮＤ回路３１とＯ
Ｒ回路２９を経て供給されていた“°１”をサンプリン
グしてＱ端子から“１″′を送出しており、Ｄフリップ
フロップ１４はＡ　Ｎ　Ｄ回路３３とＯＲ回路３０を経
て供給されていた°゛１′′をナンプリソグしてＱ端子
から“１″を送出し７ている。

従って、制御レジスタ２７が′０“を送出すると、ＡＮ
Ｄ回路３２ばごの°′０”を反転し、１″゛とじて受信
するため、Ｄフリップフロップ１３が送出する゛】゛を
ＯＲ回路２９を経てＤフリンプフロ・ノブ１３のＤ端子
に供給する。従って、■〕フリップフロップ１３は“１
″を送出したままとなる。

又、ＡＮＤ回路３４ば制御１ルジスタ２７が送出する“
０″を反転し、“１”として受信するため、Ｄフリップ
フロップ１４が送出する“１″′をＯＲ回路３０を経て
Ｄフリ、プフロップ１４のＤ端子に供給する。従って、
Ｄフリップフロップ１４は“１”。

を送出したままとなる。

プロセツサ１は続いてタグアウトレジスタ３を制御して
、第３図Ｔ　Ａ　Ｇ　Ｏ（１）とＴＡＧ○（２）に示す
如く、ドライバ１５と１６に送出していたタグアウト信
号を“１”から°゛０”に変換する。従って前記同様に
、レシーバ１７と１８は、第３図ＴＡＣＴ（］）と′Ｆ
ΔＧＩ（２）に示す如く、夫々異なるタイミングで“０
″に変化するタグイン信号をＡＮＤ回路３１と３３に送
出する。

しかし、ＡＮＤ回路３１と３３はこのタグイン信号を送
出しないため、サンプリング回路２０のＤフリップフロ
ップ１３と１４ば１″をＱ端子から夫々送出したままで
ある。

プロセッサ−１はタグアウトレジスタ３を制御してタグ
アウト信叶を変化させた後、予め定められた所定の時間
経過すると、制御レジスタ２７を制御して、第３図ＣＮ
　Ｔ　Ｌの■に示ず如く、制御レジスタ２７からＡＮＤ
回路３１〜３４に送出していた“０″を“１″に変化さ
せる。

従って、ＡＮＤ回路３１と３３は再びレシーバ１７と１
８が夫々送出するタグイン信号の“°０゛′をＯＲ回路
２９と３０を経てＤフリッププロップ１３と１４に送出
する。Ｄフリップフロップ１３と１４は同時に０″′を
サンプリングしてＱ端子から”　ｏ　”を同時にシーケ
ンスエラー検出回路２１のＤフリップフロップ１１と１
２のＤ端子に送出する。

シーケンスエラー検出回路２１は前記同様に動作し、サ
ンプリング回路２０のＤフリップフロップ１３と１４が
同時に送出した′０″′を検出して、第３図ＥＲＲに示
す如く、シーケンスエラー信壮をチエツクレジスタ５に
送出する。

プロセッサ１は入出力ボート２を経てチエツクレジスタ
５がシーケンスエラー検出を通知すると、シーケンスエ
ラー検出回路２１が正常であると判定し、シーケンスエ
ラー検出を通知しない場合は、シーケンスエラー検出回
路２１が異常であると判定する。

〔発明の効果〕

以上説明した如く、本発明は従来実施することが出来な
かった複数のタグイン信号が同時に変化したことをシー
ケンスエラー検出回路２１に検出させて、シーケンスエ
ラー検出回路２１の良否を試験することを可能とするた
め、装置の信頼性を高めることが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するタイムチャート、第４
図は従来技術の一例を説明するブロック図、第５図は第
４図の動作を説明するタイムチャー１・である。 図において、 １はプロセッサ、　　　　　２は入出力ボート、３はタ
グアウトレジスタ、４はタグインレジスク、５はチエツ
クレジスタ、　６はデコーダ、７．１１〜１４はフリッ
プフロップ、 ８．２８．３１〜３４はＡＮＤ回路、 ９．１０は排他的ＯＲ回路、　１５．１６はドライバ、
１．７．１８はレシーバ、　　　１９はコネクタ、２０
はザンプリング回路、 ２１はシーケンスエラー検出回路、 ２２は制御手段、　　　　　２３はサンプリング手段、
２４はシーケンスエラー検出手段１． ２５は阻止手段、　　　　　２６は切替手段、２７はｆ
ｆ＋ＩＪ　？卸しジスク、

Claims (1)

1. 【特許請求の範囲】 １）信号伝送回路毎に信号の伝送時間が異なる複数の信
   号伝送回路の論理レベルの変化時点を、該信号伝送回路
   毎にクロックによってサンプリングすることにより検出
   し、この検出したタイミングに対応して検出信号を夫々
   送出するサンプリング手段（２３）と、 該サンプリング手段（２３）が夫々送出する検出信号を
   クロックによってサンプリングし、複数の該検出信号が
   同一タイミングで検出された時、シーケンスエラー信号
   を送出するシーケンスエラー検出手段（２４）と、 該複数の信号伝送回路に送出する論理レベルをクロック
   に同期して同時に変化させる制御手段（２２）とを備え
   た装置において、 該制御手段（２２）の制御により、該サンプリング手段
   （２３）又はシーケンスエラー検出手段（２４）に対す
   るクロックの供給を阻止する阻止手段（２５）を設け、 該制御手段（２２）が該阻止手段（２５）にクロックの
   供給阻止を行わせた後、該複数の信号伝送回路の論理レ
   ベルを同時に変化させ、該変化させた時点から所定の時
   間経過した後、該阻止手段（２５）が阻止しているクロ
   ックの供給を開始させるようにしたことを特徴とするシ
   ーケンスエラー発生方法。 ２）信号伝送回路毎に信号の伝送時間が異なる複数の信
   号伝送回路の論理レベルの変化時点を、該信号伝送回路
   毎にクロックによってサンプリングすることにより検出
   し、この検出したタイミングに対応して検出信号を夫々
   送出するサンプリング手段（２３）と、 該サンプリング手段（２３）が夫々送出する検出信号を
   クロックによってサンプリングし、複数の該検出信号が
   同一タイミングで検出された時、シーケンスエラー信号
   を送出するシーケンスエラー検出手段（２４）と、 該複数の信号伝送回路に送出する論理レベルをクロック
   に同期して同時に変化させる制御手段（２２）とを備え
   た装置において、 該制御手段（２２）の制御により、該サンプリング手段
   （２３）の出力側と該信号伝送回路とを切替えて該サン
   プリング手段（２３）の入力側に接続する切替手段（２
   ６）を設け、 該制御手段（２２）が該切替手段（２６）に該サンプリ
   ング手段（２３）の出力側と入力側との接続を行わせた
   後、該複数の信号伝送回路の論理レベルを同時に変化さ
   せ、該変化させた時点から所定の時間経過した後、該切
   替手段（２６）に該信号伝送回路と該サンプリング手段
   （２３）の入力側とを接続させるようにしたことを特徴
   とするシーケンスエラー発生方法。