JPH02231632A - Control storage loading memory for data processor - Google Patents
Control storage loading memory for data processorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御情報を読み込み制御記憶に格納するデー
タ処理装置の制御記憶ロード方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control memory loading method for a data processing device that reads control information and stores it in a control memory.
従来より、汎用コンピュータの制御装置において、系統
的な設計が行え、汎用性を持たせることができ、経済的
にもトランジスタによる論理制御回路に比べ有利である
ことなどから、記憶論理によるマイクロプログラム制御
が行われている。以前は、非破壊型の読み出し専用メモ
リ （ｒｅａｄ ｏｎｌｙ ｓｔｏｒａｇｅ ： Ｒ
Ｏ Ｓ ）に制御情報としてのマイクロプログラムを
格納していたが、現在では読み書き自由なメモリ （ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ： Ｒ Ａ
Ｍ）がこれに代わっている。Conventionally, microprogram control using memory logic has been used in general-purpose computer control devices because it allows systematic design, provides versatility, and is economically advantageous compared to logic control circuits using transistors. is being carried out. Previously, non-destructive read-only storage (R
Previously, microprograms as control information were stored in the OS (OS), but now they are stored in memory that can be read and written (r
andom access memory: R A
M) has replaced this.
ところが、このＲＡＭは、電源を切ると内容を失ってし
まうので、システム立ち上げ時に外部からマイクロプロ
グラムを読み込む必要がある。そこで、従来より、次の
ような制御記憶ロード方法が採用されている。However, this RAM loses its contents when the power is turned off, so it is necessary to read the microprogram from outside when starting up the system. Therefore, conventionally, the following control storage loading method has been adopted.
第２図は制御記憶ロード用インターフェイスによるロー
ド方式の適用された従来のデータ処理装置を示すプロソ
ク構成図である。同図において、１はマイクロプログラ
ムを格納すべき制御記憶、４は制御記憶ロード用レジス
タ、５は補助レジスタ、７００は制御記憶書き込み用パ
ス、８００は制御記憶ロード用レジスタ設定用パス、９
００は制御記憶ロード用インターフェイスである。この
ように構成されたデータ処理装置１０゛においては、制
御記憶ロード用インターフェイス９００を介して供与さ
れる外部からのマイクロプログラムの一語分のデータが
数回に分けて制御記憶ロード用レジスタ４へ送られ、一
語分のデータが揃ったところで、制御記憶ロード用レジ
スタ４の内容が制御記憶書き込み用パス７００を介して
制御記憶１に書き込まれる。次の一語分のデータも同様
にして制御記憶１に書き込まれ、以下同様動作を繰り返
すことによって、全てのマイクロプログラムが制御記憶
１に格納されるものとなる。FIG. 2 is a process block diagram showing a conventional data processing apparatus to which a loading method using a control storage loading interface is applied. In the figure, 1 is a control memory in which a microprogram is stored, 4 is a control memory load register, 5 is an auxiliary register, 700 is a control memory write path, 800 is a control memory load register setting path, and 9
00 is a control storage loading interface. In the data processing device 10′ configured in this manner, data for one word of a microprogram from the outside provided via the control memory loading interface 900 is divided into several times and sent to the control memory loading register 4. When one word of data is completed, the contents of the control memory load register 4 are written to the control memory 1 via the control memory write path 700. Data for the next word is written in the control memory 1 in the same way, and by repeating the same operation, all the microprograms are stored in the control memory 1.
また、これとは別の方法として、第３図に示すようなロ
ード方式もある。同図において、５−１〜５−ｎは通常
のスキャンパスを構成するレジスタ群、２００はクロソ
ク入力信号、３００はシフトインデータ入力、４００は
シフトアウトデータ出力である。このように構成された
データ処理装置１０”においては、レジスタ群５−１〜
５−ｎおよび制御記憶ロード用レジスタ４を通る一本の
スキャンパスを用いて、まずマイクロプログラムの一語
分のデータがスキャンパスの中を１ビットずつシフトし
て制御記憶ロード用レジスタ４にセントされ、そのセン
トされた制御記憶ロード用レジスタ４の内容が、制御記
憶書き込み用バス７００を介して制御記憶１に書き込ま
れる。次の一語分のデータも同様にして制御記憶１に書
き込まれ、以下同様動作を繰り返すことによって、全て
のマイクロプログラムが制御記憶１に格納されるものと
なる。なお、制御記憶ロード用レジスタ４の内容はシフ
トアウトデータとして、シフトアウトデータ出力４ＯＯ
より引き出すことが可能である。Further, as another method, there is also a loading method as shown in FIG. In the figure, 5-1 to 5-n are register groups forming a normal scan path, 200 is a cloth input signal, 300 is a shift-in data input, and 400 is a shift-out data output. In the data processing device 10" configured in this way, register groups 5-1 to
Using one scan path passing through 5-n and the control memory load register 4, data for one word of the microprogram is first shifted bit by bit through the scan path and sent to the control memory load register 4. The contents of the loaded control memory load register 4 are written to the control memory 1 via the control memory write bus 700. Data for the next word is written in the control memory 1 in the same way, and by repeating the same operation, all the microprograms are stored in the control memory 1. Note that the contents of the control memory load register 4 are output as shift-out data by the shift-out data output 4OO.
It is possible to draw out more.
しかしながら、このような従来の制御記憶ロード方法に
よると、第２図に示した制御記憶ロード専用のパスを用
いてマイクロプログラムを格納するロード方式にあって
は、マイクロプログラムの一語分の長さが大きいと多く
のピン数を必要とするため、実装上不利となるという欠
点があった。However, according to such a conventional control memory loading method, in which a microprogram is stored using a dedicated control memory load path as shown in FIG. 2, the length of one word of the microprogram is A large number of pins requires a large number of pins, which is disadvantageous in terms of implementation.
また、第３図に示した一本のスキャンバスを用いてマイ
クロプログラムを格納するロード方式にあっては、デー
タを１ビノトずつシフトさせて一語分のデータが制御記
憶ロード用レジスタ４に揃った時点で、制御記憶ロード
用レジスタ４の内容を制御記憶１に書き込むものとして
いるため、制御記憶ロードに無関係なレジスタ群５−１
〜５−ｎまでスキャンせねばならず、それだけ多くのク
ロックを要することになり、余計な時間がかかるという
欠点があった。In addition, in the loading method shown in FIG. 3 in which a microprogram is stored using a single scan canvas, the data is shifted one bit at a time until one word's worth of data is stored in the control memory loading register 4. At this point, the contents of the control memory load register 4 are written to the control memory 1, so the register group 5-1 unrelated to the control memory load is written.
It is necessary to scan up to 5-n, which requires more clocks, which has the drawback of taking extra time.
本発明はこのような課題を解決するためになされたもの
で、制御記憶ロード用レジスタを通る第１のスキャンバ
スと、制御記憶ロード用レジスタを除くレジスタ群を通
る第２のスキャンパスと、供与されるモード信号に基づ
き第１のスキャンパスオよび第２のスキャンパスのいず
れか一方を選択しその制御記憶ロード用レジスタおよび
レジスタ群にクロックを供与する第１の制御手段と、上
記モード信号に基づき第１のスキャンパスおよび第２の
スキャンパスのいずれか一方を選択しその制御記憶ロー
ド用レジスタおよびレジスタ群よりシフトアウトデータ
を得る第２の制御手段とを備え、制御記憶ロード用レジ
スタの内容を繰り返し書き込むことにより制御情報を制
御記憶に格納するようにしたものである。The present invention has been made to solve such problems, and includes a first scan path that passes through the control memory load register, a second scan path that passes through the register group excluding the control memory load register, and a second scan path that passes through the registers excluding the control memory load register. a first control means for selecting one of the first scan path scan path and the second scan path based on the mode signal and providing a clock to the control memory loading register and the register group; a second control means that selects either the first scan path or the second scan path based on the control memory load register and obtains shift-out data from the register group; The control information is stored in the control memory by repeatedly writing .
したがってこの発明によれば、例えば、マイクロプログ
ラムの一語が入るまで制御記憶ロード用レジスタにクロ
ックを供与し、そこで制御記憶口一ド用レジスタの内容
を制御記憶に書き込み、以下同様にして制御記憶ロード
用レジスタの内容を繰り返し書き込むようになせば、制
御記憶に全てのマイクロプログラムが格納されるものと
なる。Therefore, according to the present invention, for example, a clock is supplied to the control memory load register until one word of the microprogram is input, and then the contents of the control memory load register are written to the control memory, and thereafter the control memory is stored in the same manner. By repeatedly writing the contents of the load register, all microprograms can be stored in the control memory.
以下、本発明に係るデータ処理装置の制御記憶ロード方
法を詳細に説明する。Hereinafter, a control storage loading method for a data processing apparatus according to the present invention will be explained in detail.
第１図はこの制御記憶ロード方法の一実施例を適用して
なるデータ処理装置を示すブロック構成図である。同図
において、１は制御記憶、２はクロソク制御回路、３は
シフトアウトセレクタ、４は制御記憶ロード用レジスタ
、５−１〜５−ｎは通常のスキャンバスを構成するレジ
スタ群、１００はモード信号、２００はクロフク入力信
号、３００はシフトインデータ入力、４００はシフトア
ウトデータ出力、５００は制御記憶ロード専用スキャン
パス用クロソク、５０ｌは通常のスキャンパス用クロッ
ク、６００は制御記憶ロード専用スキャンパス用シフト
アウトデータ、６０１は通常のスキャンバス用シフトア
ウトデータ、７００は制御記憶書き込み用パスである。FIG. 1 is a block diagram showing a data processing apparatus to which an embodiment of this control storage loading method is applied. In the figure, 1 is a control memory, 2 is a cloth control circuit, 3 is a shift out selector, 4 is a control memory load register, 5-1 to 5-n are a group of registers that constitute a normal scan canvas, and 100 is a mode. Signals, 200 is a clock input signal, 300 is a shift-in data input, 400 is a shift-out data output, 500 is a crosslink for the scan path dedicated to control memory loading, 50l is a clock for the normal scan path, 600 is a scan path dedicated to control memory loading. 601 is normal shift-out data for the scan canvas, and 700 is a control storage write path.
通常、このデータ処理装置ＩＯは、制御記憶１に格納さ
れた制御情報（マイクロプログラム）を順次読み出すこ
とにより、制御される。しかし、制御記憶ｌには、その
初期状態すなわちシステムの立ち上げ時にあっては、マ
イクロプログラムが格納されていない。このため、外部
よりマイクロプログラムを制御記憶１に格納する必要が
生じる。Normally, this data processing device IO is controlled by sequentially reading control information (microprogram) stored in the control memory 1. However, no microprogram is stored in the control memory 1 in its initial state, that is, at the time of system startup. Therefore, it becomes necessary to store the microprogram in the control memory 1 from the outside.
以下、その制御記憶１へのマイクロプログラムの格納方
法について説明する。The method of storing the microprogram in the control memory 1 will be explained below.
すなわち、先ず、モード信号１００をクロック制御回路
２へ供与することにより、クロノク入力信号２００を制
御記憶ロード専用スキャンバス用クロソク５００として
、制御記憶ロード用レジスタ４へ与える。すなわち、供
与されるモード信号１００の種別に応じて、クロソク制
御回路２が、制御記憶ロード用レジスタ４への制御記憶
ロード専用スキャンパス用クロフク５００を選択して出
力する．また、上述のモード信号１００をシフトアウト
セレクタ３へ供与することにより、シフトアウトセレク
タ３に制御記憶ロード専用スキャンパス用シフトアウト
データ６００を選択入力させる。これにより、制御記憶
ロード用レジスタ４を通るスキャンパスが形成される。That is, first, by supplying the mode signal 100 to the clock control circuit 2, the clock input signal 200 is supplied to the control memory load register 4 as the control memory load dedicated scan canvas cloth 500. That is, depending on the type of the supplied mode signal 100, the crosslink control circuit 2 selects and outputs the scan path crosslink 500 dedicated to control memory loading to the control memory load register 4. Furthermore, by supplying the above-mentioned mode signal 100 to the shift-out selector 3, the shift-out data 600 for the control storage load dedicated scan path is selectively inputted to the shift-out selector 3. As a result, a scan path passing through the control storage load register 4 is formed.
そして、この状態で、格納すべきマイクロプログラムの
一語をシフトインデータ入力３００として与え、制御記
憶ロード用レジスタ４にそのマイクロプログラムの一語
が入るまで、制御記憶ロード専用スキャンパス用クロッ
ク５００を与える。そこで、制御記憶ロード用レジスタ
４の内容を制御記憶書き込み用パス７００を介して制御
記憶１に書き込む。以下同様にして、マイクロプログラ
ムの一語を次々に制御記憶ロード用レジスタ４に入れ、
制御記憶ロード用レジスタ４の内容を繰り返し制御記憶
１に書き込むことによって、全てのマイクロプログラム
を制御記憶１に格納する。なお、この場合、制御記憶ロ
ード用レジスタ４の内容は制御記憶ロード専用スキャン
バス用シフトアウトデータ６００として、シフトアウト
データ出力４００より引き出すことが可能である。In this state, one word of the microprogram to be stored is given as shift-in data input 300, and the control memory load scan path clock 500 is activated until one word of the microprogram is entered into the control memory load register 4. give. Therefore, the contents of the control memory load register 4 are written to the control memory 1 via the control memory write path 700. In the same manner, one word of the microprogram is input into the control memory load register 4 one after another.
All microprograms are stored in the control memory 1 by repeatedly writing the contents of the control memory load register 4 into the control memory 1. In this case, the contents of the control memory load register 4 can be extracted from the shift-out data output 400 as shift-out data 600 for the control memory load-only scan canvas.
診断の目的で用いるときは、モード信号１００の種別を
変え、クロック制御回路２にレジスタ群５−１〜５−ｎ
への通常のスキャンパス用クロック５０１を選択出力さ
せ、シフトアウトセレクタ３に通常のスキャンバス用シ
フトアウトデータ６０１を選択入力させることにより、
レジスタ群５−１〜５−ｎの内容を通常のスキャンパス
用シフトアウトデータ６０１として、シフトアウトデー
タ出力４００より引き出すことができる。When used for diagnostic purposes, the type of the mode signal 100 is changed and the register groups 5-1 to 5-n are added to the clock control circuit 2.
By selectively outputting the normal scan path clock 501 and selectively inputting the normal scan path shift out data 601 to the shift out selector 3,
The contents of the register groups 5-1 to 5-n can be extracted from the shift-out data output 400 as normal scan path shift-out data 601.
第１図の構成より明らかなように、本実施例による制御
記憶ロード方法によれば、制御記憶ロード専用のスキャ
ンバスを用いることにより、スキャンパスを一本しか用
いないものに比して、高速に制御記憶をロードすること
ができるようになる．また、データ処理装置の外部との
バスを多く必要としないため、実装上少ないピン数で装
置を構成できるようになる。As is clear from the configuration of FIG. 1, according to the control memory loading method according to the present embodiment, by using a scan path dedicated to control memory loading, the speed is faster than when using only one scan path. It becomes possible to load control memory into. Furthermore, since the data processing device does not require a large number of external buses, the device can be configured with a small number of pins in terms of mounting.
以上説明したように本発明によるデータ処理装置の制御
記憶ロード方法によれば、制御記憶ロード用レジスタを
通る第１のスキャンバスと、制御記憶ロード用レジスタ
を除くレジスタ群を通る第２のスキャンバスと、供与さ
れるモード信号に基づき第１のスキャンパスおよび第２
のスキャンバスのいずれか一方を選択しその制御記憶ロ
ード用レジスタおよびレジスタ群にクロックを供与する
第１の制御手段と、上記モード信号に基づき第１のスキ
ャンパスおよび第２のスキャンバスのいずれか一方を選
択しその制御記憶ロード用レジスタおよびレジスタ群よ
りシフトアウトデータを得る第２の制御手段とを備え、
制御記憶ロード用レジスタの内容を繰り返し書き込むこ
とにより制御情報を制御記憶に格納するようにしたので
、従来に比して高速に制御記憶をロードすることができ
るようになり、また実装上少ないビン数で装置を構成す
ることが可能となるという優れた効果を奏する。As explained above, according to the control memory loading method for a data processing device according to the present invention, the first scan canvas passes through the control memory load register, and the second scan canvas passes through the register group excluding the control memory load register. and a first scan path and a second scan path based on the provided mode signal.
a first control means for selecting one of the scan paths and supplying a clock to the control memory loading register and the register group; and one of the first scan path and the second scan path based on the mode signal. a second control means for selecting one of the control memory loading registers and obtaining shift-out data from the register group;
Since the control information is stored in the control memory by repeatedly writing the contents of the control memory load register, it is now possible to load the control memory faster than before, and the number of bins is reduced due to implementation. This has the excellent effect of making it possible to configure the device with
第１図は本発明に係る制御記憶ロード方法を適用してな
るデータ処理装置を示すブロック構成図、第２図は制御
記憶ロード用インターフェイスによるロード方式の適用
された従来のデータ処理装置を示すブロック構成図、第
３図は一本のスキャンパスを用いてマイクロプログラム
を格納するロード方式の適用された従来のデータ処理装
置を示すブロック構成図である。FIG. 1 is a block diagram showing a data processing device to which the control storage loading method according to the present invention is applied, and FIG. 2 is a block diagram showing a conventional data processing device to which the loading method using the control storage loading interface is applied. FIG. 3 is a block diagram showing a conventional data processing device to which a loading method is applied in which a microprogram is stored using one scan path.
Claims (1)
の制御記憶ロード方法において、制御記憶ロード用レジ
スタを通る第１のスキャンパスと、前記制御記憶ロード
用レジスタを除くレジスタ群を通る第２のスキャンパス
と、供与されるモード信号に基づき前記第１のスキャン
パスおよび第２のスキャンパスのいずれか一方を選択し
その制御記憶ロード用レジスタおよびレジスタ群にクロ
ックを供与する第１の制御手段と、前記モード信号に基
づき前記第１のスキャンパスおよび第２のスキャンパス
のいずれか一方を選択しその制御記憶ロード用レジスタ
およびレジスタ群よりシフトアウトデータを得る第２の
制御手段とを備え、前記制御記憶ロード用レジスタの内
容を繰り返し書き込むことにより前記制御情報を前記制
御記憶に格納するようにしたことを特徴とするデータ処
理装置の制御記憶ロード方法。In a control memory loading method for a data processing device that reads control information and stores it in a control memory, a first scan path passes through a control memory load register, and a second scan path passes through a group of registers excluding the control memory load register. and a first control means that selects either the first scan path or the second scan path based on the supplied mode signal and supplies a clock to the control storage loading register and the register group; a second control means that selects either the first scan path or the second scan path based on the mode signal and obtains shift-out data from the control memory loading register and the register group; A control memory loading method for a data processing device, characterized in that the control information is stored in the control memory by repeatedly writing the contents of a load register.
Priority Applications (2)
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|---|---|---|---|
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Publications (2)
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Family Applications (1)
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|---|---|---|---|---|
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