JPH02228126A

JPH02228126A - 論理回路

Info

Publication number: JPH02228126A
Application number: JP4931689A
Authority: JP
Inventors: Tsunehiro Koyama; 恒弘小山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-01
Filing date: 1989-03-01
Publication date: 1990-09-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、伝搬遅延時間の特性改善を図った論理回路
に関するものである。

〔従来の技術〕

第１６図は［フェアチャイルドＦＡＳＴ活用マニュアル
、ＣＱ出版株式会社昭和５７年７月３０日初版発行」に
示されている従来のバイポーラ論理回路装置を示す回路
図である。図において、１は入力端子、２は出力端子、
３は高電位電源、４は低電位電源である。５は入力クラ
ンプ用のショットキーバリアダイオード（以下ＳＢＤと
略す。）であり、カソードが入力端子１に、アノードが
低電位電源４に各々接続されている。Ｄｌはダイオード
であり、カソードが入力端子１に、アノードが抵抗Ｒ１
を介し高電位電源３に各々接続されている。Ｑｌはショ
ットキークランプドＮＰＮトランジスタであり、エミッ
タが抵抗Ｒ２を介し低電位電源４に、コレクタが抵抗Ｒ
３を介し高電位電源３に、ベースがダイオードＤ１のア
ノードに各々接続されている。Ｑ２はドライブ用ショッ
トキークランプドＮＰＮトランジスタであり、コレクタ
が抵抗Ｒ４を介し高電位電源３に接続されるとともに出
力端子２に接続され、エミッタがダイオードＤ２を介し
低電位電源４に接続されている。

６はトランジスタＱ２のターンオフを速くするためのベ
ース電荷放電用のＳＢＤであり、アノードがトランジス
タＱ２のベースに、カソードが入力端子１に各々接続さ
れている。

第１７図は、第１６図に示した回路のＤＣ的等価回路で
ある。第１６図に示した回路との相違点は、トランジス
タＱ１．５ＢＤ６．抵抗Ｒ３をダイオードＤ３に置き換
えたことである。ダイオードＤ３は、トランジスタＱ１
のベース・エミッタＰＮ接合に相当するＰＮ接合を有し
、そのカソードがダイオードＤ１のカソードに、アノー
ドがトランジスタＱ２のベースに各々接続されている。

その他の構成は第１６図に示した回路と同様である。

第１８図は、第１６図に示した回路で用いたダイオード
Ｄ１をＰＮＰトランジスタＱ３に置き換えた場合の従来
回路である。トランジスタＱ３は、ベースが入力端子１
に、エミッタが抵抗Ｒ１を介し高電位電源３に、コレク
タが低電位電源４に各々接続されている。ダイオードＤ
４は、第１７図の回路のダイオードＤ３に相当し、その
アノードがトランジスタＱ３のエミッタに、カソードが
トランジスタＱ２のベースに各々接続されている。

５ＢＤ８は、第１６図の回路の５ＢＤ６に相当し、その
アノードがトランジスタＱ２のベースに、カソードがト
ランジスタＱ３のベースに各々接続されている。その他
の構成は、第１６図に示した回路と同様である。

第１９図は、［−８４三菱半導体データブックバイポー
ラディジタルＩＣ＜ＡＬＳＴＴＬ＞編」に示されている
従来の２人力ＮＯＲ回路の等価回路図である。図におい
て、１０ａ及び１０ｂは入力端子である。１１ａは入力
クランプ用のＳＢＤであり、カソードが入力端子１０ａ
に、アノードが低電位電源４に各々接続されている。Ｑ
ｌｏａはＰＮＰトランジスタであり、エミッタが抵抗Ｒ
１゜、を介し高電位電源３に、コ、レクタが低電位電源
４に、ベースが入力端子１０ａに各々接続されている。

Ｑｌｌ、はショットキークランプドＮＰＮトランジスタ
であり、コレクタが抵抗Ｒ１１，を介し高電位電源３に
、ベースがトランジスタＱ１０ａのエミッタに各々接続
されている。Ｑ１２．は位相分割用のショットキークラ
ンプドＮＰＮトランジスタであり、ベースがトランジス
タＱ１１．のエミッタに接続され、コレクタが抵抗Ｒ１
２を介し高電位電源３に接続されるとともに出力端子２
にも接続されている。Ｄ５はダイオードであり、７ノー
ドがトランジスタＱ１２．のエミッタに、カソードが低
電位電源４に各々接続されている。１２ａはトランジス
タＱ１２．のターンオフを速くするためのベース電荷放
電用のＳＢＤであり、７ノードがトランジスタＱ１□８
のベースに、カソードがトランジスタＱｉｏａのベース
に各々接続されている。

入力端子１０ｂに接続されている回路の構成は、入力端
子１０ａに接続されている回路の構成と同様であり、入
力端子１０ｂに接続されている回路を構成する各素子の
番号の添字をａからｂに変更して示している。出力端子
２と低電位電源４の間に接続されたコンデンサＣ１は、
トランジスタＱ１２ａ、Ｑ１２ｂのコレクタの寄生容量
を示している。

第２０図は、「富士通半導体デバイスＤＡＴＡＢＯＯＫ
　１９８８標準ロジツク」に示されている従来の２人力
ＮＯＲ回路の等価回路図である。図において、２０ａ及
び２０ｂは入力端子である。

Ｑ２０ａはＰＮＰトランジスタであり、エミッタが抵抗
Ｒ２゜、を介し高電位電源３に、コレクタが低電位電源
４に、ベースが入力端子２０ａに各々接続されている。

Ｑ２１．は入力クランプ用のショットキークランプドＮ
ＰＮトランジスタであり、コレクタが入力端子２０ａに
接続され、エミッタ及びベースが低電位電源４に接続さ
れている。Ｑ２０はドラーｆブ用ＮＰＮトランジスタで
あり、コレクタが抵抗Ｒ２０を介し高電位電源ａに接続
されるとともに出力端子２にも接続され、ベースが抵抗
Ｒ２１を介し低電位電源４に接続されている。

Ｄ２０ａはダイオードであり、アノードがトランジスタ
Ｑ２０ａのエミッタに、カソードがトランジスタＱ２０
のベースに各々接続されている。

Ｑ２０ｂＬｔＰＮＰトランジスタであり、ベースが入力
端子２０ｂに、コレクタが低電位電源４に、エミッタが
抵抗Ｒを介し高電位電源３に各々０ｂ接続されている。Ｑ　２１ｂは入力クランプ用のショッ
トキークランプドＮＰＮトランジスタであり、コレクタ
が入力端子２０ｂに接続され、ベース及びエミッタが低
電位電源４に接続されている。

Ｄ　２０ｂはダイオードであり、７ノードがトランジス
タＱ２０ｂのエミッタに、カソードがトランジスタＱ２
０のベースに各々接続されている。

次に動作について説明する。まず、第１６図に小した回
路の動作について説明する。入力端子１１に“Ｌ”が入
力されると、ダイオードＤ１がＯＮし、トランジスタＱ
ｌ、Ｑ２がＯＦＦする。このとき、出力端子２には“Ｈ
′″が出力される。

一方、入力端子１に“ＨＩＩが入力されると、ダイオー
ドＤ１が０ＦＦＬ、トランジスタＱ１．Ｑ２がＯＮする
。このとき、出力端子２には“Ｌ”が出力される。入力
端子１への信号の変化に追随して高速に出力端子２への
出力信号を変化させるためには、トランジスタＱ２を高
速にＯＮ→ＯＦＦ、ＯＦＦ→ＯＮに変化させればよい。

そこで、トランジスタＱ２のベースにベース電荷放電用
の５ＢＤ６を設けている。つまり、入力端子１が“Ｌ”
になると５ＢＤ６がＯＮしトランジスタＱ２のベースか
ら電荷を引き抜く。そして、トランジスタＱ２のターン
オフを速めている。

次に、第１８図に示した回路の動作について説明する。

この回路の動作も第１６図に示した回路と同様である。

すなわち、入力端子１に“Ｌ”が入力されると、トラン
ジスタＱ３がＯＮＬ、、、ダイオードＤ４．トランジス
タＱ２がＯＦＦするので、出力端子２には“Ｈ１１が出
力される。一方、入力端子１に“Ｈ”が入力されると、
トランジスタＱ３が○ＦＦｔ、、、ダイオードＤ４．ト
ランジスタＱ２がＯＮするので、出力端子２には“Ｌ　
ＩＩが出力される。この回路において、５ＢＤ８は第１
６図に示した５ＢＤ６と同様トランジスタＱ２のターン
オフを速める働きをする。

次に１９図に示した回路の動作について説明する。■入
力端子１０ａ及び１０ｂｌＣ″Ｌ”が入力されると、ト
ランジスタＱ１０ａ　−ＱｌｏｂがＯＮし、トランジス
タＱ　　　、Ｑ　　　、Ｑ　　　、Ｑ　　　が１１ａ　
　　１１ｂ　　　１２ａ　　　１２ｂＯＦＦするので、
出力端子２には“ＨＨが出力される。■入力端子１０ａ
及び１０ｂに“Ｈ”が入力されると、トランジスタＱ　
　、ＱｌｏｂがＯＦ０ａＦし、トランジスタ”　Ｑｌｌｂ　”　１２ａ　。

１ａＱ１２．がＯＮするので、出力端子２には“Ｌ”が出力
される。■入力端子１０ａに“Ｌ”、入力端子１０ｂに
“Ｈｊｌが入力されると、トランジスタＱ　　、Ｑ　　
、Ｑ１２．がＯＮＬ、トランジスタ１０ａ　　　　　１
１ｂＱ　　、Ｑ　　、Ｑ１２．がＯＦＦするので、出力１０
ｂ　　　　　１１ａ端子２には“Ｌ″が出力される。■入力端子１０ａに“
Ｈ”、入力端子１０ｂに“Ｌ　１１が入力されても同様
に出力端子２には“Ｌ　１１が出力される。

この回路において、５ＢＤ１２ａ、１２ｂは前述した５
ＢＤ６と同様、各々トランジスタＱ１２．。

Ｑ、２．のターンオフを速める働きをする。ところがこ
の回路では、トランジスタＱ　　、Ｑ１２ｂの２ａターンオフ・ターンオン時間よりもコンデンサＣ１の充
放電時間の方が大きくなり、出力端子２の出力状態の移
行速度はトランジスタＱ　　　、Ｑ１２ａ　　　１２ｂのターンオフ・ターンオン時間でなくコンデンサＣ１
の充放電時間に支配されることになる。このことは入力
端子数が増加するほど顕著になる。

そこで、トランジスタＱ１２ａ　、Ｑ１２ｂのコレクタ
の寄生容量をなくすため、第２０図に示すように、トラ
ンジスタＱ１２３．Ｑ１２ｂを用いず回路を構成するこ
とが行われている。第２０図の動作を簡単に説明する。

■入力端子２０ａ及び２０ｂに“Ｌ”が入力されると、
トランジスタＱ２ｏ３．Ｑ２０ｂがＯＮＬ、、ダイオー
ドＤ２ｏ３．Ｄ２ｏｂ及びトランジスタＱ２０がＯＦＦ
するので、出力端子２には“Ｈ”が出力される。■入力
端子２０ａ及び２０ｂに“Ｈ１１が入力されると、トラ
ンジスタＱ、Ｑ　　が０ＦＦＬ、ダイオードＤ　　　、
Ｄ２０ａ　　　２０ｂ　　　　　　　　　　　　　　２
０ａ２０ｂ及びトランジスタＱ２０がＯＮす・るので、
出力端子２には“Ｌ”が出力される。■入力端子２０ａ
、２０ｂに各々“Ｈ″、“Ｌ″が入力されると、トラン
ジスタＱ２ｏｂ、Ｑ２０及びダイオードＤ２０ａがＯＮ
Ｌ、トランジスタ０２０ａ及びダイオードＤ２ｏｂがＯ
ＦＦするので出力端子２には“Ｌ”が出力される。■入
力端子２０ａ、２０ｂに各々“Ｌ”、“Ｈ”が入力され
ても出力端子２にはＬ″が出力される。

この回路においては、上述した回路のようにターンオフ
を速めるためのベース電荷放電用のＳＢＤをトランジス
タＱ２０のベースに接続することは論理出力が乱れるの
でできない。例えば第２０図の点線で示すようにトラン
ジスタＱ２０のベースと入力端子２０ａとの間にベース
電荷放電用のＳＢＤを設けたとする。入力端子２０ａ、
２０ｂに各々“［”、“Ｈ″が入力されると前述のよう
にトランジスタＱ２０がＯＮＬ、出力端子２には“し”
が出力されるはずであるが、ＳＢＤを設けているため、
トランジスタＱ２０のベース電位が“Ｌ″となり、トラ
ンジスタ゛Ｑ２０が０ＦＦＬ出力端子２には“Ｈ”が出
力されてしまう。

〔発明が解決しようとする課題〕

従来の論理回路は以上のように構成されており、ドライ
ブ用のトランジスタのベースにベース電荷放電用のＳＢ
Ｄを接続することがすべての論理回路には適用すること
ができないという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ベース電荷放電用のＳＢＤを用いることなく
出力端子の“し”から“Ｈ”への遷移時間の短縮を図る
ことができる論理回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る論理回路は、入力端子への入力信号に応
じ出力端子を高電位点あるいは低電位点に選択的に接続
することにより、ハイあるいはＯつの論理出力を得る論
理回路に適用される。この発明に係る論理回路は、−万
端が出力端子に、他方端が低電位点に各々接続された出
力ドライブ用のトランジスタと、入力端子とトランジス
タの制御１ｔＭとの間に接続されたコンデンサとを備え
ている。

〔作用〕

この発明におけるコンデンサは入力端子の入力が“Ｈ”
から“Ｌパへ変化した場合、ドライブ用のトランジスタ
のベースから素速く電荷を引き抜く。

〔実施例〕

第１図はこの発明に係る論理回路の一実施例を示す回路
図である。図において、第１６図に示した従来回路との
相違点は、５ＢＤ６．　トランジスタＱ１を各々コンデ
ンサＣＩ、ダイオードＤ３に置き換えたことである。コ
ンデンサＣ１は一方端が入力端子１に、他方端がトラン
ジスタＱ２のベースに各々接続されている。ダイオード
Ｄ３は、アノードがダイオードＤ１のアノードに、カソ
ードがトランジスタＱ２のベースに各々接続されている
。その他の構成は第１６図に示した従来回路と同様であ
る。

次に、動作について説明する。入力端子１に“Ｌ”が入
力されるとダイオードＤ１がＯＮＬ、、ダイオードＤ３
及びトランジスタＱ２がＯＦＦするので出力端子２へは
“ｌ−１”が出力される。一方、入力端子１にＨ”が入
力されると、ダイオードＤ１が０ＦＦＬ、、、ダイオー
ドＤ３及びトランジスタＱ２がＯＮするので出力端子２
へは“し”が出力される。

上記動作において、入力端子１への入力信号が“Ｈ″の
場合、コンデンサＣ２は充電される。そして、入力端子
１への入力信号が“Ｈ”から“Ｌ　１１に変化するとコ
ンデンサＣ２の充電電荷が素速く放電され、トランジス
タＱ２のターンオフが素速く行われる。そのため、従来
と同様、出力端子２の“し″から“Ｈ”への遷移時間が
速くなる。

第２図はこの発明の他の実施例を示す回路図である。こ
の実施例では、第１図に示した回路中のダイオードＤ１
をトランジスタＱ４に置き換えている。トランジスタＱ
４は、ベースが入力端子１に、エミッタが抵抗Ｒ１を介
し高電位電源３に、コレクタが低電位電源４に各々接続
されている。

その他の構成は第１図に示した回路と同様である。

この回路の動作は、第１図に示した回路と同様である。

ダイオードＤ１の代わりにトランジスタＱ３を設けたの
で、入力ロウ電流を第１図に示した回路よりも大幅に減
少させることができる。そのため、入力端子１に小さい
駆動能力しか持たない素子を接続した場合でも、入力信
号が“Ｆ（１１からＬ　１１への変化時において、高速
にトランジスタＱ２のベース電流を遮断することができ
、前述したコンデンサＣ２の放電とあわせてより高速に
トランジスタＱ２をターンオフすることができる。

第３図はこの発明のさらに他の実施例を示す回路図であ
る。この実施例では、第１図に示した回路中のダイオー
ドＤ３をショットキークランプドＮＰＮトランジスタＱ
５に置き換えている。トランジスタＱ５は、ベースがダ
イオードＤ１の７ノードに、コレクタが抵抗Ｒ６を介し
高電位電源３に、エミッタがトランジスタＱ２のベース
に各々？？耕されている。その他の構成は第１図に示し
た回路と同様である。この回路の動作は第１図に示した
回路と同様である。ダイオードＤ３の代わりにトランジ
スタＱ５を設けたので、トランジスタＱ５のわずかなベ
ース電流の変化によりトランジスタＱ２のベース電流の
量を制御することができる。そのため、入力信号がＨ″
から“Ｌ　１１へ変化した場合、高速にトランジスタＱ
２のベース電流を遮断することができ、前述したコンデ
ンサＣ２の放電とあわせてより高速にトランジスタＱ２
をターンオフすることができる。

第４図は、この発明のさらに他の実施例を示す回路図で
ある。この実施例では、第１図に示した回路中のダイオ
ードＤ１．Ｄ３を各々トランジスタＱ４．Ｑ５に置き換
えている。この実施例は、第２図及び第３図に示した実
施例と同様の効果を奏する。

第５図はこの発明のさらに他の実施例である２人力ＮＯ
Ｒ回路の回路図である。図において５０ａ、５０ｂは入
力端子である。入力端子５０ａ。

５０ｂと低電位電源４との間には各々人力クランプ用の
５ＢＤ５１ａ、５１ｂが接続されている。

トランジスタＱ　　はショットキークランプドＮ０ａＰＮトランジスタであり、ベースがダイオードＤ５０ａ
を介し入力端子５０ａに接続されるとともに抵抗Ｒ５゜
、を介し高電位電源３に接続され、コレクタが抵抗Ｒを
介し高電位電源３に、エミッ１ａりが抵抗Ｒ５０を介し低電位電源４に各々接続されてい
る。トランジスタＱ５ｏｂはショットキークランプドＮ
ＰＮトランジスタであり、ベースがダイオードｏ　ｓｏ
ｂを介し入力端子５０ｂに接続されるとともに抵抗Ｒｓ
ｏｂを介し高電位電源３に接続され、コレクタがトラン
ジスタＱ５０ａのコレクタに、エミッタがトランジスタ
Ｑ５０ａのエミッタに各々接続されている。トランジス
タＱ５１はＮＰＮトランジスタであり、コレクタ及びエ
ミッタは出力回路２００に、ベースがトランジスタＱ５
ｏａ。

Ｑ５０ｂのエミッタに各々接続されている。ベース電荷
放電用のコンデンサＣ、ｃｓｏｂは入力端０ａ子５０ａとトランジスタＱ５１のベース間、入力端子５
０ｂとトランジスタＱ５１のベース間に、各々接続され
ている。

次に動作の概略を説明する。■入力端子５０ａ及び５０
ｂに“Ｌ”が入力されると、ダイオードＤ５０ａ　、Ｄ
５０ｂがＯＮＬ、、トランジスタＱ５ｏａ。

Ｑｓｏｂ及びＱ５１がＯＦＦするので、出力回路２００
の出力端子５０には“Ｈ”が出力される。■入力端子５
０ａ及び５０ｂに“Ｈ″が与えられると、ダイオードＤ
　　　、Ｄ　　　が０ＦＦＬ、、トラ５０ａ　　　５０
ｂンジスタＱ　　、Ｑｓｏｂ及びＱ５１がＯＮするの０ａで、出力回路２００の出力端子５０にはＬ″が出力され
る。■入力端子５０ａに“Ｈパ、入力端子５０ｂに“Ｌ
”が入力されると、ダイオードＤ５ｏｂ、トランジスタ
Ｑ５０ａ及びＱ５１がＯＮし、ダイオードＤ５０ａ及び
トランジスタＱ　５０ｂがＯＦＦするので出力回路２０
０の出力端子５０には“Ｌ”が入力される。■入力端子
５０ａ″Ｌ　１１入力端子５０ｂに“Ｈ１１が入力され
ても同様に出力端子５０には“Ｌ　Ｈが出力される。

上記動作において、入力端子５０ｂに“Ｌ”が入力され
ており入力端子５０ａへの信号が“Ｈ１１から“Ｌ”に
変化するとコンデンサｃ５０ａは、トランジスタＱ５１
のベース電位と入力端子５０ａの電位差により高速に放
電される。そのため、トランジスタＱ５１は高速にター
ンオフする。従って、出力端子５０の出力信号は高速に
“Ｌ″から“Ｈ″へ変化する。コンデンサＣ３０ａの放
電が完了すると、入力端子５０ａとトランジスタＱ５１
のベースはＤＣ的に見ると接続されていないことになり
、従来のように論理出力が乱れることはない。

第６図は第５図に示した回路の入力信号の変化に対する
出力信号の変化（実線■）、第２０図に示した回路の入
力信号の変化に対する出力信号の変化（点線■）を示し
たグラフである。入力信号Ｖ１が“Ｈ″から“Ｌ”に変
化した場合、出力信号Ｖ。がＬ”から“Ｈ”へ変化する
伝播遅延時間は、第５図に示した回路の方（実線■）が
速いのがわかる。例えばコンデンサＣ３ｏａ、Ｃ３ｏｂ
の容量を０．１ｐＦに設定すると、第５図に示した回路
の出力信号が“Ｌ”から“Ｈ”へ遷移する時間ｔ　　は
３．２ｎｓとなる。一方、第２０図にＬＨ１示した回路の出力信号が“Ｌ”から“Ｈ″へ遷移する時
間ｔ　　は４．□ｎｓとなる。

ＬＨ２第７図は２つのＰＮ接合ダイオードの同一極性ｍ同士を
接続した場合にできる接合コンデンサを示す図、第８図
はベース開放トランジスタを用いて接合コンデンサを構
成した場合を示す回路図である。これらのコンデンサを
上記実施例の回路に適用してもよい。

第９図は第１図に示した回路での点線１００内に含まれ
るダイオードＤ１．５ＢＤ５及びコンデンサＣ２を半導
体基板上の同一の素子形成領域に形成し、コンデンサＣ
２を第８図（ｂ）・に示したベース開放ＮＰＮｔ−ラン
ジスタにより形成した場合の平面図、第１０図は第９図
のＩ−Ｉ線での断面図である。Ｐ形半導体基板３０上に
Ｎ形埋め込み！１３１が形成され、その上にコレクタ層
となるＮ形エピタキシャル層３２が形成されている。、
Ｎ形エピタキシャル層３２の両側には分離層３３が形成
され、Ｎ形エピタキシャル層３２は他の素子領域と電気
的に分１１されている。Ｎ形エピタキシャルＷＪ３２上
に左側より順にＮ形半導体層３４．Ｐ形半導体層３５．
３６．３７が形成されている。

ここでＰ形半導体層３７はＮＰＮトランジスタのベース
である。Ｐ形半導体層３７上にはＮＰＮトランジスタの
エミッタとなるＮ形半導体１１３８が形成されている。

Ｎ形エピタキシャル層３２．Ｎ形半導体３１３４．３８
、Ｐ形半導体！１１３５，３６゜３７上にはコンタクト
ホールを有する絶縁１１３９が形成されている。Ｎ形半
導体層３４、Ｎ形エピタキシャル層３２、Ｎ形半導体層
３８、Ｐ形半導体層３６は各々前記コンタクトホールを
通じ、金属配置４０ａ、４０ｂ、４０ｃ、４０ｄと接続
されている。金属配線４０ａは入力端子１に、金属配線
４０ＣはトランジスタＱ２のベースに、金属配線４０ｂ
は低電位電源４に各々接続されている。

金属配線４０ｂとＮ形エピタキシャル［１３２により５
ＢＤ５が形成され、Ｐ形半導体層３６とＮ形エピタキシ
ャル層３２によりダイオードＤ１が形成され、Ｎ形半導
体層３８．Ｐ形半導体層３７及びＮ形エピタキシャル層
３２によりコンデンサＣ２が形成されている。この構造
においては、コンデンサＣ２は接合コンデンサである。

接合コンデンサは小さい接合面積で大容珊を得ることが
でき、Ｐ形あるいはＮ影領域の拡散濃度を変更すること
により容易に容量を変化させることができる。上記のよ
うな構造にすることにより同一素子領域４１内にダイオ
ードＤ１　５ＢＤ５が形成されているので、各素子の配
置が容易となる。

第１１図はＳＢＤあるいはＰＮ接合ダイオードを用いて
コンデンサを形成した場合の回路図である。これらのコ
ンデンサを上記実施例の回路に適用することもできる。

第１２図は、第１図に示した回路での点線１００内に含
まれるダイオードＤ１．５ＢＤ５及びコンデンサＣ２を
半導体基板上の同一の素子領域に形成し、コンデンサＣ
２を第１１図（ａ）に示したＳＢＤとＰＮ接合ダイオー
ドにより形成した場合の平面図、第１３図は第１０図で
の■−■線での断面図である。この構造ではコンデンサ
Ｃ２をＭＩ　Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｉｏｎ
　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）−＋ンデンサにしたこ
とが第１０図に示した構造と異なる。

つまり、第１０図のＰ形半導体１１３７及びＮ形半導体
層３８をなくし絶縁層３９を金属配線４００の下方まで
延長し、金属配線４０Ｃ／絶縁層３９／Ｎ形エピタキシ
ャル層３２によりコンデンサＣ２（ＭＩＳコンデンサ）
を構成している。その他の構造は第１０図に示したもの
と同様である。ＭＩｓコンデンサは金属配線４０ｃを用
い構成されるので、直列抵抗が小さく、そのため高速に
充放電を行うことができるとともに製造が容易である。

また、金属配線４０ａ／絶縁層３９／金属配線４０Ｇに
よりコンデンサを構成してもよい。第１４図はこのよう
にしてコンデンサを構成したときの平面図、第１５図は
第１２図のト］線での断面図である。ここに示したコン
デンサは、上記に示したコンデンサより直列抵抗が小さ
いので、より高速に充放電を行うことができる。また、
このコンデンサは他の回路４１上に形成することができ
チップ面積の縮小がはかれる。

〔発明の効果〕

以上のように、この発明によれば、出力ドライブ用のト
ランジスタの制ｍ電極と入力端子との間にコンデンサを
設けたので、前記トランジスタのターンオフを速めるこ
とができ、出力端子の“し”から“Ｈ″への遷移時間が
速くなる。また、複数の入力端子を有する論理回路に本
発明を適用しても論理出力を乱さずに出力端子の“し”
から“Ｈ”への遷移ＦＲ間の短縮がはかれる。

【図面の簡単な説明】

第１図はこの発明に係る論理回路の一実施例を示す回路
図、第２図ないし第５図はこの発明の他の実施例を示す
回路図、第６図は第５図に示した回路の動作を説明する
ための図、第７図ないし第１５図はコンデンサの形成方
法を示す図、第１６図ないし第２０図は従来の論理回路
を示す回路図である。図において、１は入力端子、２は出力端子、３は高電位
電源、４は低電位電源、Ｃ２はＮＰＮトランジスタ、Ｃ
２はコンデンサである。なお、各図中同一符号は同一または相当部分をホす。

Claims

【特許請求の範囲】

（１）入力端子への入力信号に応じ出力端子を高電位点
あるいは低電位点に選択的に接続することにより、ハイ
あるいはロウの論理出力を得る論理回路であつて、一方端が前記出力端子に、他方端が前記低電位点に各々
接続された出力ドライブ用のトランジスタと、前記入力端子と前記トランジスタの制御電極との間に接
続されたコンデンサとを備えたことを特徴とする論理回
路。