JPH0222747A - アドレスワードの処理方法及び管理ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、データ処理装置において、それぞれアドレス
可能構造に対し宛先アドレスを生成するＭ十Ｎビットの
入力アドレスワードを処理する方法に関する。

また本発明は、この方法を用いてアドレスワードを処理
する装置に関する。かかる装置は、コンピュータ、マイ
クロプロセッサ、データ管理ユニット、記憶装置その他
の装置として実施され、本発明の実施により得られる他
の機能素子のほかＫ、アドレス可能構造をアクセスする
ための宛先アドレスを生成するよう本発明を実施する素
子を有しつる。宛先アドレスのロケーションは、データ
。

他のアドレス、命令その他の記憶に用いられる。

従来技術の例の説明 上記の方法は、本出願人による米国特許４，３６Ｉ、８
６８に記載されている。この文献は論理アドレスの物理
アドレスへの変換に関する。論理アドレスとは、付随す
るデータ項目に付され、コンピュータソフトウェアによ
り処理される数とみなせる。

物理アドレスはメモリにおける物理的位置を示す。

本発明は前記の如き異なる２つのアドレシングレベル間
の変換には関さず、この変換からの抽象に関する。つま
り本発明は、論理アドレスについて実行することも、物
理アドレスについて実行することもでき、参照された変
換についての実際のレベルに制限はない。

本発明の分野 最近のいわゆる抽象型ブＯグラム言語、あるいは人工知
能言語における、様々な高級ソフトウェアの概念として
データ構造、プログラム構造、データによるプログラミ
ングがある。人工知能言語においては、データ項目とプ
ログラムとに形式上の差はない。この構造化への傾向は
、ソフトウェアのリーダビリティを改善し、そのメンテ
ナンスを容易にする。しかし、これによりメモリ中に記
憶されている情報項目へのアクセス時間が増大すること
がしばしばある。

一般的には、データ項目のアクセスは、メモリにアクセ
スするための宛先アドレスを導くために初めのアドレス
（第１の２進ワード）にジャンプ値（第２の２進ワード
）を加算したものに基いて行なわれる。用語「データ項
目」が示すのと同じに用語「メモリＪも第１義的にはメ
モリの通常の概念に関するが、また内容が選択的にアド
レスされる任意の組織化された構造にも関する。

メモリはメモリ要素の有限集合である。その構造は、詳
論の数学的意味における群構造であり、アドレス変換規
則により決定される。メモリにおける変位に用いられる
通常のアドレシングモードはこの規則によっている。メ
モリ自体はアドレス構造を有さす、各メモリ要素に付随
するアドレスは識別子にすぎない。本来的にはどのアド
レス対の間にも結合は存在しない。・−殻内に演算及び
論理ユニットで実行される標準的アドレス変換は、単一
の固定したアドレス系列を表わす。対応する変換規則は
整数の加法則である。これによりメモリには可換である
巡回群構造が付与され、その随伴グラフは円である。中
央メモリの構成がデータの構造を決定し、巡回的アドレ
シング４１１！ではこの構造は１次元の表として表わさ
れる。

このアドレシングの組織は、プログラム記憶式コンビｌ
−夕のために開発されたものである。かかる組織の図に
よる表現が、ラ　ルシェルシェ第１６巻第１６７号、１
９８５年６月のＰ、フィントンによる寄稿「し　イベル
オルジナトール」　（ザ　スーパーコンピュータ）の第
２図にある。処理ユニット及び制御ユニットは、メモリ
とアドレス及びデータを交換する。アドレスは、メモリ
におけるデータの書き込み及び読み出しを可能とする数
の系列である。制御ユニットが出す命令はデコードされ
てから実行される。かかる組織においては、次に続く命
令は、暗黙にはメモリ中で先行する命令に後続する命令
である。しかし現行の高級言語ではかかるアドレシング
機構は多大の時間を要する。

発明の概略 従って本発明の目的は特にアドレシング機構がこうむる
遅延を短縮することにある。これは新しい種類のアドレ
ス組織により原理的に実現される。

そのためＫ、従来のアドレスの巡回群構造が本発明では
非可換群構造に切り換えられる。かかる非可換群は周知
である。標準的で非常にわかりやすい説明が、Ｈ，Ｓ、
Ｍ、コクセター他によるジェネレータ　アンド　リレー
ションズ　フォア　ディスクリート　グルーブス、スブ
リンガー、ベルリン他、１９５７年、１−３２頁にある
。しかしこの種の群がデータ処理での正規のアレイ構造
のアドレシングに用いられることはなかった。従って本
発明の第１の態様では、前記の目的は、データ処理装置
においてアドレス可能構造について宛先アドレスを生成
する各々Ｍ＋Ｎビットの入力アドレスワードを処理する
方法であって、 ２つの入力アドレスワードに基き、第１の入力ワードの
最上位Ｍビットと最下位Ｎビットがそれぞれフィールド
ＩとフィールドＪを構成し、第２の入力ワードの最上位
Ｍビットと最下位Ｎビットがそれぞれフィールドにとフ
ィールドＬを構成するようＫ、それぞれの入力ワードを
２つのフィールドに分離する段階と、 一非可換群の合成規則に従って前記フィールドを組み合
わせ、組み合わせから得られる最上位Ｍビットと最下位
Ｎビットのそれぞれからなる２つのフィールドＦ及びＧ
からなるアドレス可能構成についての宛先アドレスを生
成する段階とからなることを特徴とするアドレスワード
処理方法により達成される。

非可換群における合成規則は周知であるが、かかる規則
の各々が本発明に従って応用されると明確で特定の利点
をもたらす。

第１の態様では、方法はメタザイクリック非可数であり
、ｂ−１が２Ｎ−２の倍数であり、ＰはＮ以下の正整数
であるような選択された群の所定定数であり、記号（＋
）及び（＊〉はそれぞれ加法及び乗法演算を表わすとし
て、 Ｆ　−１−１−Ｋ　　ａ＋ｏｄｕｌｏ２Ｍ及びＧ＝Ｌ＋
Ｊ”　ｂに＋ ［（１十に）のオーバーフロービ２Ｍ　１ｏｄｕｌｏ　
　２Ｎにより決定する。

第２の非可換群について実施する別の態様では、フィー
ルドＩ、Ｊ、Ｋ、Ｌはそれぞれビット（ＩＮ・・・Ｉｉ
　）、（ＪＮ・・・Ｊ１）、（ＫＭ・・・Ｋ１１）、（
ＬＮ・・・Ｌｉ　）の形式であり、１位の指数は各フィ
ールドの最下位ビットに関し、前記方法は非再ＩＩ！群
の合成規則に従って前記フィールドを組み合わせ、Ｆ及
びＧを、記号（＋）、（”）及び（、）はそれぞれ加法
９乗法及び論理ＡＮＤ演算を表わし、Ｃ，ｙ、Ｐ、ｂ、
ｄは選択された群の所定定数であるとして、 ＊Ｈ−１ Ｆ＝小に＋Ｊ１　、　Ｋ１　、　Ｃ２ｍｏｄｕｌｏ２Ｍ
及び Ｇ＝Ｌ＋Ｊ”　ｂに＋ Ｊｌ　、　Ｋ１　”　（ｙ−ｂ）　＋ＪＩ、　Ｋ２．　
ｄ”　２Ｍ−’　＋傘　Ｈ−１ ［（Ｉ＋に＋Ｊ　　、に　、Ｃ２）のオーバーフロー］
”　２ＰＩＩＯｄｔｌ１０２Ｎ（２） により決定する。

この方法は、本発明の第１の変形例により、（Ｍ＋Ｎ）
ビットの入力アドレスワードを管理し、２つの入力アド
レスワードに基いて、第１の入力ワードの最上位Ｍビッ
トと最下位ＮビットがそれぞれフィールドＩとフィール
ドＪとを構成し、第２の入力ワードの最上位Ｍビットと
最下位Ｎビットがそれぞれフィ、−ルドにとフィールド
Ｌを構成するように２つのフィールドに応じて両方を同
一の仕方で分割することでデータのアクセスのための宛
先アドレスを決定する入力アドレスワードの管理ユニッ
トであって、管理ユニットが出力する最上位Ｍビットと
最下位Ｎビットとのそれぞれからなる２つのフィールド
Ｆ及びＧから宛先アドレスが形成されるよう、 −Ｆ−１＋Ｋ　　ｍｏｄｕｌｏ２Ｍｔ”あルア　イー　
／Ｌ、　ｌ’　Ｆ　全出力する第７の加ｖＩＩｉ器と、 第１の加算器から出力されたオーバーフロービットをＰ
個の２進位置シフトせしめてＮビットにシフトされたオ
ーバーフローワードＲを出力するシフト器と、 −りとシフトされたオーバーフローワードＲとを加算す
る第２の加算器と、 式Ｊ”　ｂＫを決定する計算素子と、 計算素子の出力結果と第２の加算器の出力結果とを加算
し、ｂ及びＰはｂ　　−１が２Ｎの倍数であり、ｂ−１
が２Ｎ−２の倍数であり、ＰはＮ以下の正整数であると
して、Ｇ＝Ｌ＋Ｊ”　ｂＫ＋Ｒｍｏｄｕｌｏ２Ｍである
フィールドＧを出力する第３の加算器とからなるアドレ
スワードの管理ユニットにより実行される。

前記の管理ユニットを変形した第２の変形例では、第１
の加算器は（Ｍ＋１）ビットについて動作し、入力及び
シフト器でシフトされた２つのオーバーフロービットを
出力し、フィールドＩ、Ｊ。

Ｋ、Ｌはそれぞれビット（Ｉ、−ｔ１）、　　（Ｊ。

・・・Ｊ１）、（Ｋ、・・・Ｋ１）、（ＬＮ・・・Ｌ１
）の形式であり、１位の指数は各フィールドの最下位ビ
ットに関し、入力アドレスワードを調整するため、Ｃ，
ｙ、Ｐ、ｂ、ｄを選択された群の所定定数として、 一第１のチャンネルでは、Ｊ、に１及びビットＣを供給
される第１のＡＮＤゲートと：■８及び第１のＡＮＤゲ
ートの出力を供給される第２のＡＮＤゲートと：第１の
ＡＮＤゲートの出力により作動される第１のセレクタで
あって、第１の加算器が一方の入力Ｋ、入力アドレスワ
ードのフィールドＩの最下位Ｍ−１ビット、Ｍ番目のビ
ットとして第１のセレクタの出力、及び（Ｍ＋１）番目
のビットとして第２のＡＮＤゲートの出力が供給され、
他方の入力には最下位ＭビットにフィールドＫが、（Ｍ
＋１）番目のビットにゼロが供給されるようＩＮ又はそ
の反転論理値を選択する第１のセレクタとからなり、 一第２のチャンネルでは、Ｊ　及びに１を供給されて、
値ｙ−ｂ又はナル値を選択する第２のセレクタに動作す
る第３の論理ＡＮＤゲートと；Ｊｌ。

Ｋ２及びビットｄを供給されて、ＬＨ又はその反転論理
値を選択する第３のセレクタに動−作する第４の論理Ａ
ＮＤゲートとニ一方の入力に第２のセレクタの出力が供
給され、他方の入力に入力アドレスワードのフィールド
Ｌの最下位（Ｎ−１）ビット及びＮ番目のビットとして
第３のセレクタの出力が供給され、第２の加算器に出力
を供給する第４の加算器とからなる調整回路が設けられ
る。

ソフトウェア設計者が、例えばアドレス管理を記述する
のに２進樹構造を用いる場合、右及び左セレクタにより
２進樹をなぞることがある。しかし、これらのセレクタ
は互いに交換可能ではなく、右の次に左にアドレシング
するとの左の次にアドレシングするのとは等価ではない
。かかる非可変アクセス機構を実現するには、例えば右
と左の２種類の変位に対応し、一般にＳ及びｔと称され
る２つの生成元を有する群構造が少なくとも必要である
。アドレスａ＝ｉ、ｊのメモリ要素は、Ｓ及びｔをアド
レスフィールドの２つ部分として５ｉｔｉと記すことに
する。

本発明は、好ましくはメモリ要素の数を２Ｎ＊Ｈ２＋″ ２　とし、Ｐ及びｂをｂ　　　−１が２Ｎの倍数であり
、ｂ−１が２Ｎ−２が２Ｎ−２の倍数であり、ＰがＮ以
下の正整数であるような選択された群に特■ により定められる、２つの生成元を有するメタサイクリ
ック群に関する。ｓ’　−ｔ　　の形の関係は次のよう
に解釈される。

−ｊ−０の場合、フィールドＳのレベルｉでの演算に続
くオーバーフローの伝わりは考慮しなくてよい。

−その他の場合、フィールドＳのレベルｉでの演算に続
くオーバーフローの伝わりは、フィールドｔのレベルｊ
で引き受けられねばならない。

メタサイクリック群の合成規則は、記号（＄）を群の規
則を表わすとして、 （ｓ’ｔｊ）＄　　（ｓｋｔ’）− ３１←ｋｔ１＋ｊ＊ｂｋ ＋［ｉ＋にのオーバーフロービ　２ｐ である。管理ユニットによってビットのフィールドによ
り行なわれる演算は次の通りである。

フィールドＳに対しては：ｉ＋に フィールドｔに対しては： 、傘　　　ｋ １　＋」ｂ　　＋（’（ｉ＋ｌ（）のオーバーフロービ
　２ｐ表記を簡単にするため、管理ユニットにそれぞれ
２つのフィールド（１，Ｊ）及び（Ｋ、Ｌ）の形式の２
つのアドレスワードが供給される場合、それらのフィー
ルドに付随する数値は同じ文字で表わすことにする。

従って管理ユニットにおいて関係■を適用することは、
関係（１）により宛先アドレスのフィールドＦ及びＧを
決定することである。

また本発明は、Ｐ、Ｃ，ｄ、ｂ、Ｖを群の規則を特徴付
ける定数として、関係 Ｎ　　　　　？ＩＰ （、ｔｌｔ２　　　２　　２　　・ ＝ｅ；ｓ　　　＝ｔ　　　。

で定められる、２つのフィールドを有する第２の非可変
群にも関する。

管理ユニットにおいて式（Φを適用することは、式■に
より宛先アドレスのフィールドＦ及びＧを決定すること
である。

これにより、整数の加法の結果ではなく非可換群の規制
の結果である宛先アドレスが得られ、短縮された時間で
データの記憶及びデータへのアクセスが行なわれる。

好ましい実施例の記載 第１図はアドレシングの従来の態様を示す。宛先アドレ
スの決定は、バス１１及び１２により一般にオフセット
値を加えられる初めのアドレスが供給される加算器１０
により行なわれる。加算器１０は出力バス１３にメモリ
１４をアドレスする宛先アドレスを出力する。メモリ１
４は、リード／ライト信号Ｒ／Ｗによりバス１５上へデ
ータを出力するかバス１５からデータを供給される。こ
の場合実行される規則は通常の整数の加法であり、これ
によりメモリにおけるデータ項目のアドレシングが行な
われる。加算器１０は一般には演ｎ論理ユニット（ＡＬ
ＬＩ）の作用部分である。

第２図は、第１図に示される如き既存の構造に本発明に
よる管理ユニットを挿入した様子を示す図である。加算
器１０を含むＡＬＵ２５は名称が示す如く、データ又は
アドレスについて算術演算及び論理演算を行なう。

本発明によれば、管理ユニット２０はアドレスについて
の算術演算のコマンドを引き受（す、従ってそれらのコ
マンドはＡＬＵによっては実行されない。これらの演算
は大域構造中で、制御信号Ｓにより検出され、制御信号
Ｓはこれらの演算は管理ユニットに割り当て、他の演算
は全てＡＬＵ２５に割り当てる。演算の全てはバス２１
に現われる。従って管理ユニット２０は、−殻内にバス
２２に出されるアドレスを直接動作し、メモリ１４に作
用する。

本発明によれば２つの入力アドレスワードは両方とも２
つのフィールドに分離され、それに対して管理ユニット
が非可換群の合成規則を適用する。

かかる群は、式３のメタサイクリック群であるのが好ま
しい。第３Ａ図及び第３Ｂ図は、これらの非可換群に基
づいて動作する管理方法を表わす２つの図である。

２つの入力ワードはそれぞれ、 一第１のワードはＭビットのフィールドｌとＮビットの
フィールドＪに分離され、 −第２のワードはＭビットのフィールドにとＮビットの
フィールドＬに分離されるようにして２つのフィールド
に分離される。

第３Ａ図はメタサイクリック群に関する。ステップ１０
１では、フィールド！とフィールドＫが加算されてフィ
ールドＦが得られ、フィールドＦは出力される（ステッ
プ１０２）。ステップ１０１において、Ｍビットの２つ
のフィールドについて実行される加算によりオーバーフ
ロービットＤＥ１が（Ｍ＋１）番目のビットに現われる
。ビットＤＥ１はステップ１０３において用いられて、
−このビットが０なら入力フィールドＬの値は変えられ
ず、 −このビットが１なら入力フィールドＬの値が値２Ｐの
オーバーフローワードと加算される。このワードの生成
は、単にＮビットのワードの（Ｐ＋１）番目のビットを
オーバーフロービットとし、ワードの他のビットはＯと
するだけでよい。このオーバーフロービットがＬの値に
加算される。Ｐの値は、選択された非可換群に特有な定
数である。

ステップ１０４では、フィールドＪとフィールドＫが式
Ｊ＊ｂＫに従って組み合わせられる。次いで、フィール
ドＧがＧ＝Ｌ＋Ｊ”　ｂＫによりＪ“ｂにをステップ１
０３の結果に加算することで決定される（ステップ１０
５）。最終的な＃！Ｊ県においてフィールドＦは最上位
Ｍビットを構成し、フィールドＧは最下位Ｎビットを構
成する。

第３Ｂ図は第２の非可換群に関する。同一のステップ１
０１乃至１０５があるが、若干変更されている。

・久テップ１０１での値■とステップ１０３での値しは
ともに調整を受けている。

・ステップ１０１は、（Ｍ＋１）ビットで実行される加
算に関する。

・ステップ１０３は、２つのオーバーフロービットＤＥ
２、つまりステップ１０１で出力される（Ｍ＋１）番目
のビットと（Ｍ＋２）番目のビットに基いて得られるオ
ーバーフローワードについて実行される加算に関する。

入力フィールドＩ、Ｊ、Ｋ、ＬはそれぞれビットＮＨ・
・・１１）、（ＪＮ・・・Ｊ、１）、（ＫＭ・・・Ｋ１
）、（１％・・・Ｌｌ　）の形式であり、１位の指数は
それぞれ各フィールドの最下位ビットに関する。

第２の非可換群では方法は次の調整ステップを有する。

一ステップ２１０では、ビットＪＩ、に１及び群の所定
定数であるビットＣの論理ＡＮＤがとられ、・ステップ
２１０の結果が０であるなら、入力フィールドＩは変更
されず（１，−１＞（ステップ２１８）、 ・ステップ２１０の結果が１であるなら、入力フィール
ドエは、■（新）−工（旧）−ｆ−２”となる新たな値
で置き換えられる（ステップ２１３）。

ステップ１０１で用いられるのはこの新たな（Ｍ＋１）
ビットの値である。

一ステップ２１１では、Ｊｌとに１の論］！！ＡＮＤが
とられ、 ・結果が０であるなら、−時値ＨはＯ＆：設定され（ス
テップ２１４）、 ・結果が１であるなら、ｙ及びｂを群の所定定数として
一時値Ｈにｙ−ｂがロードされる（ステップ２１５）。

一ステップ２１２では、Ｊｌとに１及び群の所定定数で
あるビットｄの論理ＡＮＤがとられ、・結果がＯである
なら、入力フィールドの値しは変更されｆ（Ｌ−１）（
ステップ２１９）、・結果が１であるなら、入力フィー
ルドの値りは、しく新）＝Ｌ（旧）＋２Ｎ−１となる新
たな値しで置き換えられる（ステップ２１６）。

ステップ２１１では、Ｌ（新）＝Ｌ（旧）→−Ｈとなる
新たな値りでＬを書き換えるようＨと加算されている。

ステップ１０３で用いられるのはこのＬの最後の値であ
る。

ステップの続きは第３Ａ図に示されている場合における
如く実行される。

第４Ａ図は、メタサイクリック群による方法を実行する
ための本発明の管理ユニットの図を示す。

管理ユニットは■とＫとを加算してＭビットのフィール
ドＦを出力する加算器３０を有する。計算素子３１は、
Ｊ及びＫを供給され、式Ｊ　＊　ｂ　Ｋを決定する。こ
の計算素子は、例えば所定の値を記憶する表である。こ
の表は例えばプログラマブルロジックアレイＰＬＡであ
る。加算器３０のオーバーフローは接続３３に現われ、
シフト器３５に入力されてオーバーフローワードをなす
。これによりワード（Ｐ＋１）番目位置にオーバーフロ
ービットが置かれる。つまりオーバーフロビットは２Ｐ
倍される。このオーバーフローワードは、第２の加算器
３２においてＬと加算される。加算器３２の出力は、第
３の加算器３４において素子３１の出力と加算され、加
算器３４はＲ終的結果であるフィールドＧをＮビットに
出力する。

第４Ｂ図は、第２の非可換群に対し本発明の方法を実施
する管理ユニットの図である。それは第４Ａ図と同一の
要素を有するが、次の点が変更されている。

・第１の加算器（Ｍ＋１）ビットに対し動作するが、入
力フィールド■は調整回路４０により変更されている。

・第１の加算器３０は、シフト器３５に入力される２つ
のオーバーフロービットＤＥ２を出力する。

・第２の加算器３２は、調整回路４０により変更された
フィールドＬについて動作する。

調整回路４０は、入力フィールドＩを変更する第１のチ
ャンネルにおいて、 ・Ｊｌとに１とビットＣとを供給される第１のＡＮＤゲ
ート４１からなる。ビットＪ１とに１は、それぞれフィ
ールドＪとフィールドにの最下位ビットであり、ビット
Ｃは選択された群に特有なものである。

・ＡＮＤゲート４１の出力は第１のセレクタ４２に作用
し、セレクタ４２はフィールドｌの最上位ビットＩＨ又
は、例えばインバータ４３によりその反転を選択する。

・ＡＮＤゲート４１の出力は、第２のＡＮＤゲート４４
にも供給される。ＡＮＤゲート４４には１Ｈも供給され
る。

従って加算器３０に供給される変更されたフィールド■
は、 ・入力ワードのフィールドＩの最下位（Ｍ−１＞ビット
と、 ・Ｍ番目のビットとしてのセレクタ４２の出力と、 ・（Ｍ＋１）番目のビットとしての第２のＡＮＤゲート
４４の出力とからなる。

加算器３０の第２の入力には、最下位Ｍビットの入力に
フィールドＫが、（Ｍ＋１）番目の入力にＯが供給され
る。

調整回路４０は、第２のチャンネルにおいて、Ｊ　及び
に１を供給されて、ｙ及びｂをＮビットのワードによる
選択された群の定数として、げ口の値か値（ｙ−ｂ）か
を選択する第２のセレクタ４６に作用する第３の論理Ａ
ＮＤゲート４５と、−Ｊｌと入力ワードのフィールドに
の最下位から２番目のビットに２とを供給され、また選
択された群の定数であるビットｄを供給され、出力が、
フィールドＬの最高位ビットであるＬＨか、例えばイン
バータ４９によるその反転かを選択する第３のセレクタ
４８を作動する第４の論理ＡＮＤゲート４７と、 一一方の入力に第２のセレクタ４６の出力を供給され、
他方の入力に入力ワードのフィールドの最下位（Ｎ−１
）ビットとＮ番目のビットとして第３のセレクタ４８の
出力とが供給される第４の加算器５０とからなる。第４
の加算器５０の出力は、第２の加算器３２に入力される
変更されたフィールドＬの値となる。管理ユニットの他
の素子は、第４Ａ図の場合について説明したのと同じ動
作を行なう。従って管理ユニットは、出力に最上位Ｍビ
ットについてのフィールドＦと、最下位Ｎビットについ
てのフィールドＧからなる宛先アドレスを出力する。

つまり、宛先アドレスは２つのフィールドＦ及びＧから
なる。第４Ａ図又は第４Ｂ図の管理ユニットは、アドレ
スの計算のため、従来はそのために用いられてきた演算
論理ユニットの代わりＫ、用いられる。合成規則が複数
の場合に連続的に適用される時には、最初の適用で得ら
れた結果は管理コニットの入力に帰還され、以後同様に
続けられる。

第２の非可換群の定数Ｑ、ｙ、Ｐ、ｂ、ｄに与えられる
値は、実行される応用の種類に応じ使用者により前もっ
て定められる。第６図はこの決定が如何になされるかを
示す。第６図では、任意の応用を記述できるようアービ
トラリグラフの型式とされているが、複雑にならないよ
うに数個のノードに単純化されている。

第６図のチャートは、Ｓ及びｔと称される２つの生成元
についての矢印によって示されている。

実線の矢印は生成元ｔに関し、破線の矢印は生成元ｓＩ
、：関する。各ノードには、チャートの点で表わされる
ノードへ、要素ｅを始点ノードとしてたどりつくのに必
要なＳとｔとの組み合わせが示されている。複数の経路
が可能である場合にはチャートに特有な関係がでてくる
。例えば、次の４つの関係が臀られる。

５＝ｔ２ｓｔ２ ５２ｔ２−ｔ２５２ Ｓ３＝５２ｔ２Ｓｔ２ ｔｓ＝ｓ３ｔ５ また、生成元ｔについては連続する場合は最大限７つで
あり、生成元Ｓについては連続する場合は最大限３つで
ある。記憶構成要素の最小サイズは２Ｎが７より太きく
２”が３より大きいようにされなければならない。

２　　　　　　　　　２ｂ、２２ｂ＋ｄ傘２８−１ｔ　
　　　５＝ｓｔ　　　　、ｔｓ　　　　＝ｓ　　　　ｔ
によって定められる第２の非可換群についての解を以下
求めてみる。

関係５及び６に詳論の標準的な計算を行なうと、関係５
の体系は中間的な体系 ｔ　　５−ｓｔ−２：５ｔ２−・ｔ−２ｓ　；　ｔｓ−
ｓ３ｔ５にまとめられ、これはさらに ｔ　　５＝ｓｔ’；　ｔｓ−ｓ３ｔ５ とまとめられる。これを関係Ｆ３）と比べると、ｙ−５
，０−１及び　Ｍ−２ が得られる。

計算のこの段階で決定された条件は、次の通りである。

ｂ−−１：　Ｃ−１：Ｍ＝２　：　ｙ＝５：２Ｎは７よ
り大 第２の非可換群のパラメータを決定するには、次の表１
の条件を考慮に入れる必要がある。

・ｂ２−１は２Ｎ−１の倍数でなければならない。

・ｂ−１は２Ｎ−２の倍数でなければならない。

・Ｃの値は０又は１である。

Ｃ傘２＝　　　　　Ｎ−１ ・ｂ　　　　−１は２　　の倍数でなければならない。

・ｄの値はＯ又は１である。

・（Ｖ−ｂ）”　（ｂ＋１）−ｄ”　２Ｎ−１は２２の
倍数でなければならない。

ストする。

２Ｎ−１、をテストする。

表　　１ 非可換群のパラメータはインブリジットな式によっての
み与えられ、既述の全ての条件が満されるまで可能な値
の助けをかりて式を確認することで決定されねばならな
い。これは、当業者には容易に課せられた条件を満たす
単純なコンピュータプログラムにより実行できる。各パ
ラメータに対しては、次の値についてのプログラムで充
分である。

・Ｎが未知なら、Ｎ−１，２，３，・・・を順次行なう
。

・Ｍが未知なら、Ｍ−１，２，３，・・・を行なう。

・Ｐが未知なら、Ｐ−１，２，３，・・・、Ｎを行なう
。

・ｂが未知なら、ｂ−１を行ない、次いでｂ−１＋２Ｎ
−Ｐを行ない、次いでｂ−１＋２”　２Ｍ−’を行ない
、最後にｂ＝１＋　（２Ｐ−１）”　２”を行なう。

・ｄが未知ならｄ＝０を行ない、次いでｄ＝１を行なう
。

・Ｃが未知なら、Ｃ−Ｏを行ない、次いでＣ−１を行な
う。

・ｙが未知なら、Ｖ＝Ｉ、３．５，７．・・・　２Ｎ−
１を行なう。

前述の例においては、式の助けをかりて決定される値は
ｂ−−１，０−１，Ｖ＝５．Ｍ＝＝２．７より大きい２
Ｎである。

Ｎ−３を選択することができる。この場合群のＣ・２Ｈ
− ｂ　　　　−１＝Ｏは２　Ｎ−１ｘ　４の倍数であるこ
とは確められる。

次の条件が残っている。

ｄはＯ又は１に等しくなければならない。

（ｙ−ｂ）”　（ｂ＋１）−ｄ”　２”　＝−４ｄは、
１乃至Ｎの範囲内のＰに対し２Ｐの倍数でなければなら
ない。

例えばＰ−２及びｄ−０を選択すると、第６図のチャー
トに対応する非可換群の全てのパラメータが決まる。そ
のパラメータは、Ｎ＝３．Ｍ＝２゜Ｐ−２，ｂ＝−１，
ｙ＝５．ｄ＝ｏ、Ｃ＝１である。

第３Ｂ因に関連して説明された方法は、これらのパラメ
ータで動作しつる。同様に第４Ｂ図の管理ユニットは、
この非可換群に従ってチャートの様々なノードにアドレ
スするよう動作する。

この態様のアドレシングの利点の全体を明確に示すため
Ｋ、メタサイクリック群についての簡単な例を説明する
。勿論これは本発明の良好な理解のためのものであって
、本発明はより高度の状況においてのアドレスワードの
生成にも関しつる。

例は、平面での回転対称性の問題からなる。ここで考慮
されるのは、垂直軸ＯＹに関する対称性と４５°の回転
である。第５Ａ図及び第５Ｂ図の上部は、回転の８つの
可能な配置に対応し、もとの要素はｅと記されている。

第５Ａ図及び第５Ｂ図の下部は、前記の８つの回転の対
称をとって得られる８つの新しい配置に対応する。第５
Ｂ図は、表示されたそれぞれの場合について、演算に付
随する行列と、Ｎ＝３．Ｍ−１，Ｐ−３，ｂ−−１であ
る例に応する二面体群での２つのアドレスフィールドｓ
、ｔを示す。

この回転対称性の問題において、座標（２，１）の図示
の対称（家）の点Ｑを考え、これに順次１３５°の回転
を行ない、次に対象をとり、そして４５″の回転を行な
うことを考える。

適宜の計算のため、次の如き行列の積を行なう必要があ
る。

これら３つの行列の積を行なうと 本発明においては、演算は座標に値に対してではなく、
２つのフィールドＳ及びｔに分離されたアドレスに対し
前記に定められた（Ｉ、Ｊ）＄（Ｋ、し）＝（Ｆ、Ｇ）
つまり（１，Ｊ）＄（Ｋ、Ｌ）＝［（Ｉ＋に）、（Ｌ＋
Ｊ　”　ｂ　Ｋ＋Ｎｌ＋Ｋ）＊２Ｐのオーバーフ０−）
）］を２回実行することで行なわれる。

回転対称ではｂ−−１であって、 Ｆ　−１＋Ｋ　　ｍｏｄｕｌｏ２　’ Ｇ＝Ｌ）Ｊ　　”　　（−月に１＋ ［（【＋に）のオーバーフロー］＊２Ｐとなる。

選択された例について、次の３つの連続する操作を考え
る。

１３５°の回転　（ｓ、ｔ）−（０，３）・対称移動　
　　（Ｓ、ｔ）−（１，０）・４５°の回転　（Ｓ、ｔ
）−（０，１）３つの連続する操作に対しこれらのフィ
ールドに２度群の合成規則を適用する。

（０，３）＄（１，０）＄（０，１）−（１，５）＄（
０，１）　−（１，６）つまり、第５Ａ図ではｓｔ６の
場合であり、その行列は 従ってＱの座標に対し行列の単一の乗算を実行するだけ
でよい。つまり 本発明によれば、このようにアドレスフィールドに対す
る単純な計算が行なわれるので、管理ユニットにおいて
容易に実行され、はるかに複雑で長くかかる処理が必要
な行列のの乗算は不要である。合成規則が複数の場合に
順次適用される場合、第１の適用で得られた結果は管理
ユニットの入力に再入力され、以下同様にして続く。

対称回転の場合定数すは−１に等しい。この場合管理ユ
ニットによる式Ｊ＊ｂＫの決定は、Ｋ１が０に等しいか
１に等しいかに応じてそれぞれＪ又は−Ｊを用いること
に帰する。この場合第４Ａ図の計算素子３１は、第７図
に従って変更される。

計算素子３１は、Ｋ１が１の時Ｊの２の補数、つまり−
Ｊを選択し、Ｋ、がＯのときＪを選択するセレクタ６０
で置き換えられる。

本発明によれば、合成規則は単純な計算のみで足り、多
数のメモリアクセスをなくすことができる。これにより
処理されるべき問題が複雑になる場合のアドレシング速
度が高速となる。さらに逆の規則により演算を逆方向に
実行することができる。

以上に記載したアドレスワード管理ユニットは、データ
のアドレシングを行なう必要がある任意のデータ処理構
造又は任意のデータ記憶構造に用いることができる。

【図面の簡単な説明】

第１図はアドレシングの従来の態様を示す図、第２図は
既存の構造への管理ユニットの挿入を示す図、第３Ａ図
及び第３８図はそれぞれメタサイクリック群及び第２の
非可換群の場合の管理方法を示す図、第４Ａ図及び第４
Ｂ図はそれぞれメタサイクリック群に従う方法と第２の
非可換群に従う方法とを実施する管理ユニットを示す２
つの図、第５Ａ図と第５Ｂ図は、回転対称性の問題を表
わす例を示す図、第６図は任意のグラフの問題を表わす
第２の例を示す図、第７図は例えば回転対称性の問題に
適用されるｂ　−−１ｍｏｄｕｌｏ２　’の場合のＪ　
＊　ｂ　Ｋの決定に関する第４Ａ図及び第４８図の図の
変更を示す図である。 １０．３０，３２．３４．５０・・・加算器、１１゜１
２．１３．１５．２Ｉ、２２・・・バス、１４・・・メ
モリ、２０・・・管理ユニット、２５・・・演算論理ユ
ニット、３１・・・計飾素子、３３・・・接続、３５・
・・シフト器、４０・・・調整回路、４１，４４，４５
．４７・・−ＡＮＤゲート、４２，４６．４８．６０・
・・セレクタ、４３．４９・・・インバータ、１０１−
１０５゜２１０−２１９・・・ステップ。 特許出願人　エヌ・ベー・フィリップス・フルーイラン
ベンファブリケン Ｆｌ（３，２ ＦＩＧ、３Ｂ Ｆ＋（３４Ａ ｔ４ ｔ ｔ２ ｔ３

Claims (9)

【特許請求の範囲】
1. （１）データ処理装置においてアドレス可能構造につい
   て宛先アドレスを生成する各々Ｍ＋Ｎビットの入力アド
   レスワードを処理する方法であって、 −２つの入力アドレスワードに基き、第１の入力ワード
   の最上位Ｍビットと最下位Ｎビットがそれぞれフィール
   ドＩとフィールドＪを構成し、第２の入力ワードの最上
   位Ｍビットと最下位ＮビットがそれぞれフィールドＫと
   フィールドＬを構成するように、それぞれの入力ワード
   を２つのフィールドに分離する段階と、 −非可換群の合成規則に従って前記フィールドを組み合
   わせ、組み合わせから得られる最上位Ｍビットと最下位
   Ｎビットのそれぞれからなる２つのフィールドＦ及びＧ
   からなるアドレス可能構成についての宛先アドレスを生
   成する段階とからなることを特徴とするアドレスワード
   処理方法。
2. （２）データ処理装置においてフィールドはメタサイク
   リック非可換群の合成規則によりフィールドを組み合わ
   せられて、Ｆ及びＧを、ｂ及びＰは、ｂ＾２＾＾Ｍ−１
   が２＾Ｎの倍数であり、ｂ−１が２＾Ｎ＾−＾Ｐの倍数
   であり、ＰはＮ以下の正整数であるような選択された群
   の所定定数であり、記号（＋）及び（＾＊）はそれぞれ
   加法及び乗法演算を表わすとして、Ｆ＝Ｉ＋Ｋｍｏｄｕ
   ｌｏ２＾Ｍ及び Ｇ＝Ｌ＋Ｊ＾＊ｂ＾Ｋ＋ ［（Ｉ＋Ｋ）のオーバーフロー］＾＊２＾Ｐｍｏｄｕｌ
   ｏ２＾Ｎ（１）により決定することを特徴とする請求項
   １記載のアドレスワード処理方法。
3. （３）フィールドＩ、Ｊ、Ｋ、Ｌはそれぞれビット（Ｉ
   ＿Ｍ・・・Ｉ＿１）、（Ｊ＿Ｎ・・・Ｊ＿１）、（Ｋ＿
   Ｍ・・・Ｋ＿１）、（Ｌ＿Ｎ・・・Ｌ＿１）の形式であ
   り、１位の指数は各フィールドの最下位ビットに関し、
   前記方法は別の非可換群の合成規則に従って前記フィー
   ルドを組み合わせ、Ｆ及びＧを、記号（＋）、（＾＊）
   及び（．）はそれぞれ加法、乗法及び論理ＡＮＤ演算を
   表わし、Ｃ、ｙ、Ｐ、ｂ、ｄは選択された群の所定定数
   であるとして、Ｆ＝Ｉ＋Ｋ＋Ｊ＿１．Ｋ＿１．Ｃ＾＊２
   ＾Ｍ＾−＾１ｍｏｄｕｌｏ２＾Ｍ及び Ｇ＝Ｌ＋Ｊ＾＊ｂ＾Ｋ＋ Ｊ＿１．Ｋ＿１＾＊（ｙ−ｂ）＋Ｊ＿１．Ｋ＿２．ｄ＾
   ＊２＾Ｎ＾−＾１＋［（Ｉ＋Ｋ＋Ｊ＿１．Ｋ＿１．Ｃ＾
   ＊２＾Ｍ＾−＾１）のオーバーフロー］＾＊２＾Ｐｍｏ
   ｄｕｌｏ２＾Ｎ（２） により決定し、ｂ＾２＾＾Ｍ−１は２＾Ｎ−１の倍数で
   なければならず、ｂ−１は２＾Ｎ＾−＾Ｐの倍数でなけ
   ればならず、Ｃの値は０又は１であり、ｂ＾Ｃ＾＊＾２
   ＾＾Ｍ＾＾−＾＾１−１は２＾Ｎ＾−＾１の倍数でなけ
   ればならず、ｄの値は０又は１であり、（ｙ−ｂ）＾＊
   （ｂ＋１）−−ｄ＾＊２＾Ｎ＾−＾１は２＾Ｐの倍数で
   なければならず、（Ｃ＾＊２＾Ｍ＾−＾２が偶数の場合
   ）２＾Ｐの倍でなければならないｂ＾Ｃ＾＊＾２＾＾Ｍ
   ＾＾−＾＾１−２＾＊（ｂ−ｙ）−１をテストし、（Ｃ
   ＾＊２＾Ｍ＾−＾２が奇数の場合）２＾Ｐの倍数でなけ
   ればならないｂ＾Ｃ＾＊＾２＾＾Ｍ＾＾−＾＾１−２＾
   ＊（ｂ−ｙ）＋ｄ＾＊２＾Ｎ＾−＾１−１をテストする
   ことを特徴とする請求項１記載のアドレスワード処理方
   法。
4. （４）（Ｍ＋Ｎ）ビットの入力アドレスワードを管理し
   、２つの入力アドレスワードに基いて、第１の入力ワー
   ドの最上位Ｍビットと最下位Ｎビットがそれぞれフィー
   ルドＩとフィールドＪとを構成し、第２の入力ワードの
   最上位Ｍビットと最下位Ｎビットがそれぞれフィールド
   ＫとフィールドＬを構成するように２つのフィールドに
   応じて両方を同一の仕方で分割することでデータのアク
   セスのための宛先アドレスを決定する入力アドレスワー
   ドの管理ユニットであって、管理ユニットが出力する最
   上位Ｍビットと最下位Ｎビットのそれぞれからなる２つ
   のフィールドＦ及びＧから宛先フィールドが形成される
   よう、−Ｆ＝Ｉ＋Ｋｍｏｄｕｌｏ２＾Ｍであるフィール
   ドＦを出力する第１の加算器と、 −第１の加算器から出力されたオーバーフロービットを
   Ｐ個の２進位置シフトせしめてＮビットにシフトされた
   オーバーフロー項目Ｒを出力するシフト器と、 −Ｌとシフトされたオーバーフロー項目Ｒとを加算する
   第２の加算器と、 −式Ｊ＾＊ｂ＾Ｋを決定する計算素子と、 −計算素子の出力結果と第２の加算器の出力結果とを加
   算し、ｂ及びＰはｂ＾２＾＾Ｍ−１が２＾Ｎの倍数であ
   り、ｂ−１が２＾Ｎ＾−＾Ｐの倍数であり、ＰはＮ未満
   の正整数であるとして、Ｇ＝Ｌ＋ Ｊ＾＊ｂ＾Ｋ＋Ｒｍｏｄｕｌｏ２＾Ｎであるフィールド
   Ｇを出力する第３の加算器とからなるアドレスワードの
   管理ユニット。
5. （５）第１の加算器は（Ｍ＋１）ビットについて動作し
   、入力及びシフト器でシフトされた２つのオーバーフロ
   ービットを出力し、フィールドＩ、Ｊ、Ｋ、Ｌはそれぞ
   れビット（Ｉ＿Ｍ・・・Ｉ＿１）、（Ｊ＿Ｎ・・・Ｊ＿
   １）、（Ｋ＿Ｍ・・・Ｋ＿１）、（Ｌ＿Ｎ・・・Ｌ＿１
   ）の形式であり、１位の指数は各フィールドの最下位ビ
   ットに関し、入力アドレスワードを調整するため、Ｃ、
   ｙ、Ｐ、ｂ、ｄを選択された群の所定定数として、 −第１のチャンネルでは、Ｊ＿１、Ｋ＿１及びビットＣ
   を供給される第１のＡＮＤゲートと；Ｉ＿Ｍ及び第１の
   ＡＮＤゲートの出力を供給される第２のＡＮＤゲートと
   ；第１のＡＮＤゲートの出力により作動される第１のセ
   レクタであって、第１の加算器が一方の入力に、入力ア
   ドレスワードのフィールドＩの最下位Ｍ−１ビット、Ｍ
   番目のビットとして第１のセレクタの出力、及び（Ｍ＋
   １）番目のビットとして第２のＡＮＤゲートの出力が供
   給され、他方の入力には最下位ＭビットにフィールドＫ
   が、（Ｍ＋１）番目のビットにゼロが供給されるようＩ
   ＿Ｍ又はその反転論理値を選択する第１のセレクタとか
   らなり、 −第２のチャンネルでは、Ｊ＿１及びＫ＿１を供給され
   て、値ｙ−ｂ又はナル値を選択する第２のセレクタに動
   作する第３の論理ＡＮＤゲートと；Ｊ＿１、Ｋ＿２及び
   ビットｄを供給されて、Ｌ＿Ｎ又はその反転論理値を選
   択する第３のセレクタに動作する第４の論理ＡＮＤゲー
   トと；一方の入力に第２のセレクタの出力が供給され、
   他方の入力に入力アドレスワードのフィールドＬの最下
   位（Ｎ−１）ビット及びＮ番目のビットとして第３のセ
   レクタの出力が供給され、第２の加算器に出力を供給す
   る第４の加算器とからなる調整回路が設けられ、ｂ＾２
   ＾＾Ｍ−１は２＾Ｎ＾−＾１の倍数でなければならず、
   ｂ−１は２＾Ｎ＾−＾Ｐの倍数でなければならず、Ｃの
   値は０又は１であり、ｂ＾Ｃ＾＊＾２＾＾Ｍ＾＾−＾＾
   １−１は２＾Ｎ＾−＾１の倍数でなければならず、ｄの
   値は０又は１であり、（ｙ−ｂ）＾＊（ｂ＋１）−ｄ＾
   ＊２＾Ｎ＾−＾１−１は２＾Ｐの倍数でなければならず
   、（Ｃ＾＊２＾Ｍ＾−＾２が偶数の場合）２＾Ｐの倍数
   でなければならないｂ＾Ｃ＾＊＾２＾＾Ｍ＾＾−＾＾１
   −２＾＊（ｂ−ｙ）をテストし、（Ｃ＾＊２＾Ｍ＾−＾
   ２が奇数の場合）２＾Ｐの倍数でなければならないｂ＾
   Ｃ＾＊＾２＾＾Ｍ＾＾−＾＾１−２＾＊（ｂ−ｙ）＋ｄ
   ＾＊２＾Ｎ＾−＾１−１をテストすることを特徴とする
   請求項４記載のアドレスワードの管理ユニット。
6. （６）計算素子は、所定値を記憶する表からなることを
   特徴とする請求項４又は５記載のアドレスワードの管理
   ユニット。
7. （７）ｂ＝−１ｍｏｄｕｌｏ２＾Ｎの場合に、計算素子
   がＫ＿１が１の場合Ｊの２の補数を選択し、Ｋ＿１が０
   の時Ｊを選択するセレクタで置き換えられることを特徴
   とする請求項４記載のアドレスワードの管理ユニット。
8. （８）請求項４乃至７のいずれか一項記載のアドレス管
   理ユニットからなることを特徴とするデータ処理構造。
9. （９）請求項４乃至７のいずれか一項記載のアドレス管
   理ユニットからなることを特徴とするデータ記憶構造。