JPH02226831A - Synchronizing circuit - Google Patents
Synchronizing circuitInfo
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- 230000005540 biological transmission Effects 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 7
- 230000001629 suppression Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100388301 Arabidopsis thaliana DTX56 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はファーストイン働ファーストアウト(ド1Fo
)メモリを用いた非同期データ伝送装置の同期合わせ回
路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to first-in, first-out
) This invention relates to a synchronization circuit for an asynchronous data transmission device using memory.
[従来の技術]
第2図、第3図は特開昭62−140529号公報に開
示された従来の非同期データ変換回路の一例を示し、E
? i F oメモリlを用いてデータの書込みと読出
しとの動作をそれぞれ異なるクロックで独立に行うこと
ができるようになっている。[Prior Art] FIGS. 2 and 3 show an example of a conventional asynchronous data conversion circuit disclosed in Japanese Patent Application Laid-Open No. 140529/1982, and
? Using the iFo memory 1, data writing and reading operations can be performed independently using different clocks.
受信されたそれぞれの受信バーストデータRVD T内
にはユニークワードUWと呼ばれる信号が含まれており
、このユニークワードUWを検出したときに、フリップ
フロップ2のセット及びFiFoメモリlのリセットを
行うユニークワード検出パルスUWPが前段で出力され
る。その後ユニークワードUWに続(データD、ATA
列が正常にFiFoメモリlに書き込まれる。Each received burst data RVD T includes a signal called a unique word UW, and when this unique word UW is detected, the unique word sets the flip-flop 2 and resets the FiFo memory l. A detection pulse UWP is output at the previous stage. After that, following the unique word UW (data D, ATA
The column is successfully written to the FiFo memory l.
FIFoメモリlからのデータDATAの読出しは自局
のローカルタロツクLCCKによって行われるが、ユニ
ークワード検出パルスLJWPによってセットしたフリ
ップ70ツブ2の出力により読出しクロックRDCKは
停止する。その後検出パルスを一定時間遅らせた信号U
WDPによりフリップフロップ2がリセットされ、デー
タDATAが読み出される。Reading of data DATA from the FIFo memory 1 is performed by the local clock LCCK of the own station, but the read clock RDCK is stopped by the output of the flip 70 block 2 set by the unique word detection pulse LJWP. Signal U after which the detection pulse is delayed for a certain period of time
The flip-flop 2 is reset by WDP, and data DATA is read out.
この伝送方式は、冗長度の大きな同期信号SYおよびユ
ニークワードUWを用い、かつ読出し時にこれらを落と
してデータDATAのみを読み出す。このため、通信量
が少なく、付加した同期ビットおよびオーバヘッド情報
が失われても良い場合には有効である。This transmission method uses a highly redundant synchronizing signal SY and a unique word UW, drops these during reading, and reads only data DATA. Therefore, it is effective when the amount of communication is small and the added synchronization bits and overhead information can be lost.
また、FiFoメモリ1の誤動作、例えば空読出し、誤
書込み等の障害も、バーストデータ毎にFiFoメモリ
lのリセットを行えるため、それらの障害を最小限に抑
えられる。Further, malfunctions of the FiFo memory 1, such as idle reading and erroneous writing, can be minimized because the FiFo memory 1 can be reset for each burst data.
[発明が解決しようとする課題]
従来の構成では、上述したようにデータ列の他にフレー
ム同期信号とユニークワードとの冗長が必要である。こ
のため、上記冗長信号を用いたFiFoメモリの制御で
は、非同期装置間の同期合わせ及びノイズ等の誤動作の
復旧は可能である。[Problems to be Solved by the Invention] In the conventional configuration, as described above, in addition to the data string, redundancy of a frame synchronization signal and a unique word is required. Therefore, in controlling the FiFo memory using the redundant signal, it is possible to synchronize asynchronous devices and recover from malfunctions such as noise.
しかし、受信データ全てを有効な情報として利用できな
いため、伝送効率が低下するという欠点があった。However, since all received data cannot be used as effective information, there is a drawback that transmission efficiency is reduced.
これを解消するには上記従来技術とは逆に、伝送効率を
追及するため、冗長信号を用いない回路も考えられる。To solve this problem, contrary to the above-mentioned conventional technology, a circuit that does not use redundant signals may be considered in order to pursue transmission efficiency.
しかし、このような回路ではノイズ等の外乱によりフレ
ーム同期が乱され、Ii’ i FOメモリが誤動作し
てしまった場合には、FiFOメモリをリセットして初
期化する以外に復旧の手段が無くなるため、FiFoメ
モリ中の全てのデータが失われてしまうという欠点があ
った。However, in such a circuit, if the frame synchronization is disturbed by disturbances such as noise and the Ii'i FO memory malfunctions, there is no way to recover other than to reset and initialize the FiFO memory. However, there was a drawback that all data in the FiFo memory would be lost.
本発明の目的は、誤動作復旧のために冗長信号を用いる
と伝送効率が低下し、一方、伝送効率追及のために冗長
信号を用いないと信頼性が低下するという二律背反の問
題を除去し、伝送効率が高く、しかも信頼性の高い同期
合わせ回路を提供することにある。The purpose of the present invention is to eliminate the tradeoff problem that transmission efficiency decreases when redundant signals are used to recover from malfunctions, while reliability decreases when redundant signals are not used to pursue transmission efficiency. An object of the present invention is to provide a highly efficient and highly reliable synchronization circuit.
[課題を解決するための手段]
本発明の同期合わせ回路は、はぼ同じ周期を有する書込
みクロックと読出しクロックとの2つのクロックにより
動作するFiFoメモリを用いて、セルと呼ばれるフレ
ームデータの通信を行う非同期装置間の同期合わせ回路
において、上位にある非同期装置の書込みフレーム同期
信号を利用して、セルの先頭識別信号を生成し、これを
FiFoメモリに書込む回路と、FiFoメモリからの
データ読出し時にセル先頭識別信号が下位にある非同期
装置から送られる読出しフレーム同期信号と同じ位置に
なかった場合に、次のセル先頭識別信号を見付は出すま
で読出しクロックを出力する回路と、この読出しクロッ
クを出力している間の読出しデータの下位装置への送出
を抑制する回路°と、読出しフレーム同期信号送出時に
FiFoメモリに格納されているデータが所定量以下の
とき、読出しクロックの出力を停止して、上記2つのク
ロックの周波数差によるデータスリ・、ブを阻止する回
路とを備えて構成したものである。[Means for Solving the Problems] The synchronization circuit of the present invention uses a FiFo memory that operates with two clocks, a write clock and a read clock, which have approximately the same period, to communicate frame data called cells. In the synchronization circuit between asynchronous devices, a circuit that uses the write frame synchronization signal of the upper asynchronous device to generate a cell head identification signal and writes this to the FiFo memory, and a circuit that reads data from the FiFo memory. A circuit that outputs a read clock until the next cell start identification signal is output when the cell start identification signal is not at the same position as the read frame synchronization signal sent from the lower asynchronous device, and this read clock. A circuit that suppresses the sending of read data to lower-order devices while outputting a read frame synchronization signal, and a circuit that stops outputting a read clock when the data stored in the FiFo memory is less than a predetermined amount when sending a read frame synchronization signal. The present invention also includes a circuit for preventing data slippage due to the frequency difference between the two clocks.
[作用]
上位にある非同期装置から書込みフレーム同期信号が送
出されると、同じく上記非同期装置から送り出されるフ
レームデータの先頭ビットと同じ位置にセル先頭識別信
号が生成され、このセル先頭識別信号がフレームデータ
と並行してFiF。[Operation] When a write frame synchronization signal is sent from the upper asynchronous device, a cell start identification signal is generated at the same position as the start bit of the frame data also sent from the asynchronous device, and this cell start identification signal is used as the frame data. FiF in parallel with data.
メモリに書き込まれる。written to memory.
F i F oメモリからのデータ読出し時に、書き込
み時に付加した先頭識別信号も読み出すのであるが、読
み出したセル先頭識別信号が下位にある非同期装置から
送られる読出しフレーム同期信号と同じ位置になかった
場合には、FiFoメモリをリセットすることなく、次
のセル先頭識別信号を見付は出すまで読出しクロックが
出力されて、データの読出し操作が継続する。When reading data from the F i F o memory, the header identification signal added at the time of writing is also read, but if the read cell header identification signal is not at the same position as the read frame synchronization signal sent from the lower asynchronous device. In this case, the read clock is outputted and the data read operation continues until the next cell head identification signal is output without resetting the FiFo memory.
この読出しクロックが出力されている間の読出しデータ
は、抑圧回路によって下位装置に送出されるのを停止さ
れるが、捨てられることなく抑制回路内に保持される。The read data while this read clock is output is stopped from being sent to the lower device by the suppression circuit, but is held within the suppression circuit without being discarded.
そして、次のセル先頭識別信号が見付かると読出しクロ
ックが停止され、次の読出しフレーム同期信号が来たと
き、再び読出しクロックが出力されて、抑圧回路に保持
したデータと共にFtFoメモリに蓄積されているデー
タが下位装置に転送される。When the next cell head identification signal is found, the read clock is stopped, and when the next read frame synchronization signal comes, the read clock is output again and the data is stored in the FtFo memory together with the data held in the suppression circuit. Data is transferred to the lower device.
また、これらの場合1こおいて、読出しフレーム同期信
号が送出された時に、FiFoメモリに格納されている
データが所定1以下のとき、読出しクロ、りの出力が停
止して、上記2つのクロックの周波数差によるデータス
リップが阻止される。Additionally, in these cases 1, when the read frame synchronization signal is sent and the data stored in the FiFo memory is less than the predetermined 1, the output of the read clock stops and the above two clocks Data slip due to frequency difference is prevented.
データmが、データスリップ防止マージン以上の量にな
っていれば、読出しフレーム同期信号送出時点から読出
しクロックが出力されてデータがFFoメモリから読み
出される。If the amount of data m exceeds the data slip prevention margin, a read clock is output from the time the read frame synchronization signal is sent, and the data is read from the FFo memory.
[実施例コ
以下、本発明の実施例を第1図、第4図〜第5図を用い
て説明する。[Example 7] Examples of the present invention will be described below with reference to FIGS. 1 and 4 to 5.
第1図は本発明の非同期合わせ回路の一例を示すブロッ
ク図である。ここでは上位装置から下位装置にデータを
転送する片方向通信の場合を示しているが、逆方向に転
送する同じ回路をもう1つ追加して全二重にすることも
できる。FIG. 1 is a block diagram showing an example of an asynchronous matching circuit according to the present invention. Although a case of unidirectional communication in which data is transferred from a higher-level device to a lower-level device is shown here, it is also possible to add another same circuit that transfers data in the opposite direction to achieve full duplex.
上位袋m1ooは、データバス幅Nビットにlビット分
冗長した人出力データIN+2を持つFiFoメモリ2
00に接続される。The upper bag m1oo is the FiFo memory 2 which has human output data IN+2 with redundancy of 1 bit in the data bus width N bits.
Connected to 00.
上位袋M100から送られる書込みフレーム同。Same as the write frame sent from the upper bag M100.
期信号をセルモニタ201を介して取り出した同期合わ
せ用信号と、同じく上位装置100から出される上位ク
ロックCLKとがAND回路204に人力され、書込み
フレーム同期信号WFRMに同期した書込みクロックW
CLKが出力される。A synchronization signal obtained by extracting the period signal via the cell monitor 201 and the upper clock CLK also output from the host device 100 are input to the AND circuit 204, and the write clock W synchronized with the write frame synchronization signal WFRM is inputted to the AND circuit 204.
CLK is output.
この書込みクロックWCLKによって上位装置100か
らの書込みデータW D A i’ AはF i F
。The write data W D A i' A from the host device 100 is F i F by this write clock WCLK.
.
メモリ200に書き込まれる。written to memory 200.
セルモニタ201は書込みデータW D A i’Δと
書込みフレーム同期信号WFRMとからセル先頭識別信
号WHOを形成し、この形成したセル先頭識別信号WF
■Cを冗長した1ビツトラインを介してF i F o
メモリ200に出力する。The cell monitor 201 forms a cell head identification signal WHO from the write data WDA i'Δ and the write frame synchronization signal WFRM, and uses the formed cell head identification signal WF.
■F i F o via 1 bit line with redundant C
Output to memory 200.
FiFoメモリ200のデータ幅分の出力は、出力用バ
ッファゲート203を介して下位装置101に接続され
る。出力用バッファゲート203はゲート信号Gがない
ときは読出しデータRDATAを下位装置101に送出
しないようにデータを抑圧する。ゲート信号Gがあると
きFiFoメモリ200からの読出しデータRD A
T Aを下位装置101に送出するが、ゲート信号がな
いときは送出を停止するとともに、1バイト分のデータ
を保持することができるようになっている。即ち、抑圧
とはデータの送用停止と保持の両機能を意味する。An output corresponding to the data width of the FiFo memory 200 is connected to the lower device 101 via an output buffer gate 203. The output buffer gate 203 suppresses the read data RDATA so as not to send it to the lower device 101 when the gate signal G is not present. Read data RD A from FiFo memory 200 when gate signal G is present
TA is sent to the lower device 101, but when there is no gate signal, the sending is stopped and 1 byte worth of data can be held. In other words, suppression means both the function of stopping transmission of data and the function of holding data.
出力バッファゲート203に保持機能を持たせであるの
は、FiFoメモリではデータを一旦読み出すと、その
読み出したデータはFiFoメモリに残らないからであ
る。The reason why the output buffer gate 203 is provided with a holding function is that once data is read in the FiFo memory, the read data does not remain in the FiFo memory.
FiFoメモリ200と下位装置101との間には、さ
らに−制御回路202が介設されている。A control circuit 202 is further interposed between the FiFo memory 200 and the lower-order device 101.
この制御回路202は、下位装置101から送出される
読出しフレーム同期信号RFRM、下位クロックCLK
および、FiFoメモリ200からの書き込み時に付加
したセル先rJfI識別信号RHC。This control circuit 202 controls the read frame synchronization signal RFRM sent from the lower device 101 and the lower clock CLK.
and the cell destination rJfI identification signal RHC added when writing from the FiFo memory 200.
FiFoメモリ200内のデータが空のとき出力される
空信号EF(エンプティフラグ)に基づいて、読出しフ
レーム同期信号RFRMに同期した読出しクロックRC
LKと、ゲート信号Gを生成して、F i I? oメ
モリ200からの読出しデータRD AT Aの読出し
を制御したり、出力用バッファゲート203を制御する
。The read clock RC is synchronized with the read frame synchronization signal RFRM based on the empty signal EF (empty flag) that is output when the data in the FiFo memory 200 is empty.
LK and gate signal G are generated, and F i I? o Controls the reading of read data RD AT A from the memory 200 and controls the output buffer gate 203.
上記セルモニタ201および制御向°路202は論理回
路、特に集積回路で構成することができる。The cell monitor 201 and the control path 202 can be constructed from logic circuits, especially integrated circuits.
第4図は上記回路で転送されるセルと呼ばれるフレーム
データ構成の一例を示したものである。FIG. 4 shows an example of a frame data structure called a cell transferred by the above circuit.
この固定長セルのセル長はこの回路を用いるシステム内
での任意の値で良い。図示例のヘッダI−iおよび・t
UUフィールドFの大きさは、そのセルが使用される系
により決定される。図中のヘッダ部Hには、情報フィー
ルドFの内容が有効であるか否かの情報が含まれており
、有効なセルは下位装置101へ伝送される。 さて、
第1図に示す回路において、上位装置100から書込み
フレーム同期信号WFRMに同期し、且つ有効なセルが
送られた場合にのみ、ヘッダ情報を含むセル全体が書込
みクロックWCLKによってFiFoメモリ200に書
き込まれる。セルの先頭バイトを書込む際に、書込みデ
ータWDATAと書込みフレーム同期信号WFRMとが
入力されているセルモニタ201によって、FiFoメ
モリ200の持つ冗長ビット(N+1)にセル先頭を示
す信号、即ちセル先頭識別信号WHOを同時に書き込ん
でおく。The cell length of this fixed length cell may be any value within the system using this circuit. Headers I-i and t in the illustrated example
The size of the UU field F is determined by the system in which the cell is used. The header section H in the figure includes information as to whether the contents of the information field F are valid or not, and valid cells are transmitted to the lower device 101. Now,
In the circuit shown in FIG. 1, the entire cell including header information is written to the FiFo memory 200 using the write clock WCLK only when the host device 100 synchronizes with the write frame synchronization signal WFRM and sends a valid cell. . When writing the first byte of a cell, the cell monitor 201 to which the write data WDATA and the write frame synchronization signal WFRM are input sends a signal indicating the cell start to the redundant bit (N+1) of the FiFo memory 200, that is, cell start identification. Write the signal WHO at the same time.
次に、FiFoメモリ200に書き込まれたセルデータ
を、下位装置fK101の読出しフレーム同期信号RF
RMおよび下位クロックCLKにより読み出すのである
が、このとき上記制御回路202は次の■〜■を満足す
る機能制御を行う。なお、以下の説明は区間a−d及び
正常復旧区間に分けて示した第5図のタイミング図に沿
って行っている。Next, the cell data written in the FiFo memory 200 is transferred to the read frame synchronization signal RF of the lower device fK101.
The data is read using the RM and the lower clock CLK, and at this time the control circuit 202 performs functional control that satisfies the following conditions (1) to (2). Note that the following explanation will be made along the timing diagram of FIG. 5, which is divided into sections a to d and a normal recovery section.
■FiFoメモリ200内にデータDATAが格納され
ていない場合、FiFoメモリ200から空信号EFI
が出力される。制御回路202は、この空信号EFIを
検出するとFiFoメモリ200への読出しクロックR
CLKの送出を停止する(第5図区間a)。■If data DATA is not stored in the FiFo memory 200, the empty signal EFI is sent from the FiFo memory 200.
is output. When the control circuit 202 detects this empty signal EFI, the control circuit 202 outputs the read clock R to the FiFo memory 200.
CLK transmission is stopped (section a in FIG. 5).
■FiFoメモリ゛200内にデータDATへ(DA
’I’ A l )が蓄積されていても、下位装置10
1からの読出しフレーム同期信号RF RM 2を制御
回路202が受信したときに、nバイト(口はビットス
リップ防止のマージンで、例えばn−3)以上のデータ
がFiI?oメモリ200内に蓄積されていない場合に
は、その読出しフレーム周期ではデータの読出しを行わ
ない(第5図区間b)。■To the data DAT in the FiFo memory 200 (DA
'I' A l ) is accumulated in the lower device 10.
When the control circuit 202 receives the read frame synchronization signal RF RM 2 from the read frame synchronization signal RF RM 2 from the FiI? o If the data is not stored in the memory 200, no data is read in that read frame period (section b in FIG. 5).
0次の読出しフレーム同期信号RI? RM 3を受信
したときにFiFoメモリ200内にnバイト以上のデ
ータが蓄積されている場合には、読出しクロックRCL
Kを送出し、FiFoメモリ200からの読出しデー
タRDATAlの読出しを行う。このとき、書込み時に
冗長ビットに書き込んだセル先頭識別信号RHC1のタ
イミング位置をチエツクする。チエツクした結果、セル
先頭識別信号RHCIが下位装置lotより送られる読
出しフレーム同期信号RFRM3と同じ位置にあった場
合、制御回路202は出力用バッファゲート203にゲ
ート信号c1を送出して、出力用バッファゲート203
を開き、下位装置101にデータC; D A T A
lを転送する(第5図区間C)。0th order read frame synchronization signal RI? If n bytes or more of data is accumulated in the FiFo memory 200 when RM 3 is received, the read clock RCL
K is sent, and the read data RDATA1 is read from the FiFo memory 200. At this time, the timing position of the cell head identification signal RHC1 written into the redundant bit at the time of writing is checked. As a result of checking, if the cell head identification signal RHCI is located at the same position as the read frame synchronization signal RFRM3 sent from the lower device lot, the control circuit 202 sends the gate signal c1 to the output buffer gate 203, and gate 203
Open and send data C to the lower device 101.
1 (section C in Figure 5).
■ソノ後RD A T A 21:引き続きRDATA
3を読み出すときに、セル先頭識別信号RHC3をチエ
ツクした結果、ノイズ等による誤動作が原因して、セル
先頭識別信号RHC3が下位装置101より送られる読
出しフレーム同期信号RFRM6と同じ位置に無かった
場合、制御回路202はフレーム同期はずれと判断し、
出力用バッファゲート203を閉じて下位装置101へ
のデータの送出を抑制する。■After Sono RD A T A 21: Continue RDATA
3, when checking the cell head identification signal RHC3, if the cell head identification signal RHC3 is not located at the same position as the read frame synchronization signal RFRM6 sent from the lower device 101 due to a malfunction due to noise or the like, The control circuit 202 determines that the frame is out of synchronization,
The output buffer gate 203 is closed to suppress sending of data to the lower device 101.
ここでI? I F oメモリ200内にデータDAT
Aが蓄積されているならば(空信号EFによって判断す
る)、セル先頭識別信号RHC3が見付かるまで、引き
続き読出しクロック゛RCLKを出してFiFoメモリ
200ののデータdata3(RD A ’I’ A
3の先頭ビット)の読出しを行い、セル先頭識別信号R
)l C3が見付かると、読出しクロックRCLKを停
止する。そして、次の読出しフレーム同期信号RFRM
7が来ると、読出しクロックRCLKが再び出力されて
、正常動作に戻る。I here? Data DAT in I F o memory 200
If A has been accumulated (determined by the empty signal EF), the read clock "RCLK" is continuously output until the cell head identification signal RHC3 is found, and the data data3 (RD A 'I' A
3), and the cell start identification signal R is read out.
)l When C3 is found, stop the read clock RCLK. Then, the next read frame synchronization signal RFRM
When 7 comes, the read clock RCLK is outputted again and the normal operation returns.
この場合において、出力用バッファゲート203に保持
されていたデータda ta3は正常動作で読み出され
るデータOD A ’r” A 3の先頭に付加された
状態で下位装置101に送られる(第5図区Ifll
d )。In this case, the data data3 held in the output buffer gate 203 is sent to the lower device 101 in a state where it is added to the beginning of the data OD A 'r'' A3 read out during normal operation (see section 5). Ifll
d).
また、FiFoメモリ200からの読出し中にFiFo
メモリ200が空になった場合にもり一ドクロックRC
LKは停止し、初期状態に戻る。Also, during reading from the FiFo memory 200, the FiFo
When the memory 200 becomes empty, the clock RC
LK stops and returns to its initial state.
以上述べたように、本実施例によれば、F i FOメ
モリ200内にデータDATAが蓄積されていても、下
位装置lotからの読出しフレーム同期信号RFRM2
を制御回路202が受信したときに一ビツトスリップ防
止のマージンであるnバイト以上のデータがFiFoメ
モリ200内14積されていない場合には、その読出し
フレーム周期ではデータの読出しを行わないようにした
ので、上位装置lOOを下位装置101との2つのクロ
ックCLKの周波数差によるデータスリップが有効に防
止でき、ビット同期を確立することができる。As described above, according to this embodiment, even if the data DATA is stored in the F i FO memory 200, the read frame synchronization signal RFRM2 from the lower device lot
When the control circuit 202 receives data, if data of n bytes or more, which is a margin for preventing one bit slip, has not been accumulated in the FiFo memory 200, no data is read in that read frame period. Therefore, data slip due to the frequency difference between the two clocks CLK between the upper device lOO and the lower device 101 can be effectively prevented, and bit synchronization can be established.
また、セル先頭識別信号RHC3が下位装置101より
送られる読出しフレーム同期信号RFRM6と同じ位置
に無かった場合、制御回路202はフレーム同期はずれ
と判断し、FiFOメモリ200のリセットを行わずに
、付加したセル先頭識別信号Rl−I Cを発見するま
で引き続きFiF。Furthermore, if the cell head identification signal RHC3 is not at the same position as the read frame synchronization signal RFRM6 sent from the lower-order device 101, the control circuit 202 determines that the frame synchronization is out of order, and adds the read frame synchronization signal RFRM6 without resetting the FiFO memory 200. FiF continues until the cell head identification signal Rl-IC is found.
メモリ200の読出しを行い、出力用バッファゲート2
03を閉じて下位装置101への読出しデータの送出を
抑制する。そして次の読出しフレーム同期信号RFRM
が来ると、抑制を解除して出力用バッファゲート203
に保持したデータと共にFiFoメモリ200に蓄積さ
れているデータRD A T Aを引き続き下位装置1
01に送出して正常動作に戻すようにしたので、ノイズ
等の外乱によりフレーム同期が乱されたときでも、次の
読出Lフレーム同期信号までの短時間にフレーム同期の
再確立が行える。しかも出力用バッファゲート203に
保持したデータを後続するデータと共に次の読出しフレ
ーム同期信号に同期させて下位装置101に送出するよ
うにしたので、従来であすLば誤動作後の誤ってしまう
はずのデータの救済が可能となり、フレーム同期を確立
することができる。Reads the memory 200 and outputs the buffer gate 2.
03 to suppress sending of read data to the lower-order device 101. And the next read frame synchronization signal RFRM
When , the suppression is released and the output buffer gate 203
The data RDATA stored in the FiFo memory 200 along with the data held in the lower device 1
01 to return to normal operation, even if frame synchronization is disturbed due to disturbances such as noise, frame synchronization can be re-established in a short time until the next read L frame synchronization signal. Moreover, since the data held in the output buffer gate 203 is sent to the lower device 101 together with the subsequent data in synchronization with the next read frame synchronization signal, data that would otherwise be erroneous after a malfunction is transmitted in synchronization with the next read frame synchronization signal. can be repaired and frame synchronization can be established.
このように本実施例では、セル先頭識別信号という冗長
信号を用い”(FiFoメモリをリセットすることなく
復旧させるようにしているので、ノイズ等の外乱により
フレーム同期が乱され、FIFoメモリが誤動作してし
まったときに、冗長信号を用いない場合に、FtFoメ
モリをリセットして初期化する以外に復旧の手段が無く
なり、FFoメモリ中の全てのデータが失われてしまう
ような欠点も生じない。In this way, in this embodiment, a redundant signal called a cell head identification signal is used to restore the FIFo memory without resetting it, so that disturbances such as noise can disturb the frame synchronization and cause the FIFo memory to malfunction. When a redundant signal is not used, there is no means of recovery other than resetting and initializing the FtFo memory, and there is no problem such as the loss of all data in the FtFo memory.
さらに、フレーム同期外れを判断するセル先頭識別信号
をデータ列に付加するのではなく、データバス幅に冗長
したエビ・ソトに加えるようにしたので、セル先頭識別
信号を用いたとしても、データそのものが冗長となるこ
とはな(、したがって、受信データ全てを有効な情報と
して利用できるため、伝送効率が低下することがない。Furthermore, instead of adding the cell start identification signal to determine frame synchronization loss to the data string, it is added to the redundant Ebisoto in the data bus width, so even if the cell start identification signal is used, the data itself is not redundant (therefore, all received data can be used as valid information, so transmission efficiency does not decrease.
[発明の効果]
以上述べた。ように本発明によれば、セル先頭識別信号
が、読出しフレーム同期信号の、本来あるべき位置1こ
ないとき、FiFoメモリをリセットすることなく、次
のセル先頭識別信号を見付は出すまで読出しクロックを
出力し、その間の読出しデータの下位装置への送出を抑
制する一方、2つのクロックの周波数差によるデータス
リップが生じないように読出しタイミングを制御するよ
うにしたので、相反する回路伝送効率と信頼性とを共に
高くすることができ、しかもデータが消失するのを有効
に防止することができる。[Effects of the invention] This has been described above. According to the present invention, when the cell head identification signal does not arrive at the intended position of the read frame synchronization signal, the read clock continues until the next cell head identification signal is output without resetting the FiFo memory. While controlling the read data to be output to the lower-level device during that time, the read timing is controlled to prevent data slips due to the frequency difference between the two clocks, thereby reducing the conflicting effects of circuit transmission efficiency and reliability. In addition, data loss can be effectively prevented.
第1図は本発明による同期合わせ回路の一実施例を示す
ブロック図、第2図は同期合わせ回路の従来例を示すブ
ロック図、第3図は第2図の動作を説明するタイムチャ
ート図、第4図は本実施例で使用する固定長セル例の構
成図、第5図は第1図の動作を説明するタイムチャー1
・図である。
100.101は非同期装置である上位装置および下位
装置、200はFiFoメモリ(ファーストイン拳ファ
ーストアウト−メモリ)、201はセル先頭識別ビット
を設ける回路としてのセルモニタ、202は次のセル先
頭識別信号を見付は出すまで読出しクロックを出力する
回路および読出しタイミングを制御する回路の両機能を
有する制御回路、203はデータを抑制する回路として
の出力用バッファゲート、WCLKは書込みクロック、
RCLKは読出しクロック、WFRMは書込みフレーム
同期信号、RFRMは読出しフレーム同期信号、WHO
,RHCは書込み時及び読出し時のセル先頭識別信号で
ある。FIG. 1 is a block diagram showing an embodiment of the synchronization circuit according to the present invention, FIG. 2 is a block diagram showing a conventional example of the synchronization circuit, and FIG. 3 is a time chart diagram explaining the operation of FIG. 2. FIG. 4 is a configuration diagram of an example of a fixed length cell used in this embodiment, and FIG. 5 is a time chart 1 explaining the operation of FIG. 1.
・It is a diagram. 100 and 101 are asynchronous devices such as an upper device and a lower device, 200 is a FiFo memory (first-in, first-out memory), 201 is a cell monitor as a circuit for providing a cell head identification bit, and 202 is a circuit for providing a next cell head identification signal. 203 is an output buffer gate as a circuit for suppressing data; WCLK is a write clock;
RCLK is the read clock, WFRM is the write frame synchronization signal, RFRM is the read frame synchronization signal, WHO
, RHC are cell head identification signals during writing and reading.
Claims (1)
同期装置間のフレームデータ伝送のビットおよびフレー
ム同期を行う同期合わせ回路において、 書込みクロックによりファーストイン・ファーストアウ
ト・メモリに書き込まれるセルと呼ばれるフレームデー
タに、書込みフレーム同期信号を利用してセル先頭識別
ビットを設ける回路と、セル先頭識別信号が読出しフレ
ーム同期信号の位置にない場合、次のセル先頭識別信号
を見付け出すまで読出しクロックを出力する回路と、そ
の間の読出しデータを下位装置に送出しないようにデー
タを抑制する回路と、 書込みクロックと読出しクロックの周波数差によるデー
タスリップが生じないように読出しタイミングを制御す
る回路とを 備えたことを特徴とする同期合わせ回路。[Claims] In a synchronization circuit that performs bit and frame synchronization of frame data transmission between asynchronous devices using a first-in, first-out memory, a cell written to the first-in, first-out memory by a write clock and A circuit that uses a write frame synchronization signal to provide a cell start identification bit in the called frame data, and a circuit that uses a write frame synchronization signal to provide a cell start identification bit, and when the cell start identification signal is not at the position of the read frame synchronization signal, the read clock is activated until the next cell start identification signal is found. It is equipped with a circuit for outputting data, a circuit for suppressing the read data so as not to send it to the lower device, and a circuit for controlling the read timing to prevent data slips due to the frequency difference between the write clock and the read clock. A synchronization circuit characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045501A JP2726083B2 (en) | 1989-02-28 | 1989-02-28 | Synchronization circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1045501A JP2726083B2 (en) | 1989-02-28 | 1989-02-28 | Synchronization circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02226831A true JPH02226831A (en) | 1990-09-10 |
JP2726083B2 JP2726083B2 (en) | 1998-03-11 |
Family
ID=12721152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1045501A Expired - Fee Related JP2726083B2 (en) | 1989-02-28 | 1989-02-28 | Synchronization circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2726083B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0514325A (en) * | 1991-07-05 | 1993-01-22 | Nec Corp | Cell phase replacement circuit |
JPH05244129A (en) * | 1992-02-27 | 1993-09-21 | Oki Electric Ind Co Ltd | Sdh interface circuit |
-
1989
- 1989-02-28 JP JP1045501A patent/JP2726083B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0514325A (en) * | 1991-07-05 | 1993-01-22 | Nec Corp | Cell phase replacement circuit |
JPH05244129A (en) * | 1992-02-27 | 1993-09-21 | Oki Electric Ind Co Ltd | Sdh interface circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2726083B2 (en) | 1998-03-11 |
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