JPH02224161A - 高速データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はキャッシュメモリ装置に関し、特にデータおよ
びタグ信号を格納し、該タグ信号に基づいてキャッシュ
データを操作する要素を含むキャッシュメモリ装置に関
する。

［従来の技術、および発明が解決しようとする課趙］ データ処理システムにおいては、主メモリの内容をコピ
ーし、１つ以上のプロセッサが個別に主メモリの内容に
高速でアクセスできるようにすることが行われる。この
技術は一般にメモリキャッシングと呼ばれる。メモリキ
ャッシングを基本にしたシステムでは、複数のソースに
よってデータが変更されるので、キャッシュされたデー
タがその出所である主メモリの内容と不一致とならぬよ
う処理しなければならない、一般にデータの変更は、プ
ロセッサや、直接メモリアクセス（ＤＭＡ）をベースと
した入出力装置などによって行われる９前記した不一致
の問題はキャッシュメモリ（以下、単にキャッシュと呼
ぶ）の整合性と呼ばれ、主メモリの内容を変更した装置
が何であるかに関わらず、各キャッシュはその変更結果
に絶対的に従わねばならない、この問題についてはソフ
トウェアおよびハードウェアの両面からの対策がある。

ハードウェアによる一般的な対策は、各キャッシュに他
の装置の動作を監視させながら適切にそのキャッシュ自
体を無効にしたり更新したりすることである。いわゆる
スヌーピーキャッシュは同時書込み（ライトスルー）方
式または書戻しくライトバック）方式のキャッシュであ
る。ライトスル一方式のキャッシュでは、キャッシュの
検索動作の後に主メモリの書込みが行われる。ライトバ
ック方式のキャッシュでは、一般に主メモリの読出しに
よってそのキャッシュの動作が開始される。

各キャッシュの最初の動作は、格納されようとするまた
は読み出されようとするデータがそのキャッシュ自体に
保持されているかどうかを検査することである。この検
査はタグメモリと呼ばれるキャッシュのタグディレクト
リを調べるか、またはそのディレクトリのコピーを調べ
ることによって行われる。検査の結果、ディレクトリの
一致が発見されれば、そのシステムが採用している特定
のキャッシュ整合方式に基づいて各動作が行われる。

このような動作に関してのプロセッサの処理は複雑であ
る。スヌービーキャッシュを介しての記憶方法は全体と
して良く知られた技術であるが、多くの同順が存在する
と共に、それらの対策もたくさん提案されている。バス
インタフェースのキャッシュ整合性アルゴリズムを理解
するため、これら問題点を以下に説明する。

第１の問題点は、データ用（オペランド用）のタグメモ
リや命令用のタグメモリを連続的にアクセスすると、ア
ドレスの衝突を判定するためプロセッサの負担が増し、
その処理能力が低下することである。

第２の問題点は、キャッシュの検索が仮想アドレスに基
づいて行われることである。つ家り、バス上の物理アド
レスではタグメモリを検索できず、アドレスの衝突を判
定できない。

第３の極めて重要な問題点は、バス転送、複製タグメモ
リの参照、およびキャッシュの無効化に１サイクル以上
の多くのサイクルを必要とすることである。

第４の問題点は、複製タグメモリ用のＲＡＭを多重ボー
トにしたりサイクル時間よりも著しく高速にすることは
望ましくないことである。この結果、ＲＡＭの供給の問
題やコストの問題が生ずる９第５の間慧点は、読出しバ
スプロトコルである。

このバスプロトコルは、読出しアドレスの転送と読み出
されたデータの返送との間において、書込み用にバスを
占有させることを可能にする０間離は、書込みデータと
返送される読出しデータとが衝突する場合、その読出し
データは受け取られる前にすでに古いデータとなってし
まうことである。

［課題を解決するための手段、および作用］本発明に基
づく複製タグメモリは、マルチプロセッサｌ境において
使用され、単一ポートのＲＡＭのみを使用してキャッシ
ュの整合性を保証する装置を備える。その装置は複製タ
グメモリ消去装置であり、複製タグメモリの内容を無効
化する機構であって、キャッシュの不必要な無効化の回
数を減らすと共に、プロセッサ速度を効果的に向上させ
る経済的な技術である。

複製タグメモリは、プロセッサのキャッシュのタグメモ
リのコピーであり、プロセッサの処理がキャッシュに影
響する場合、システムバスを監視する段目を果たす９他
のプロセッサやデバイスによるすべての記憶動作に対し
て最初に前記ｍｆＲタグメモリが参照される。そして参
照されたアドレスに対応するキャッシュの内容が無効化
される９このようにして古いデータの適時の消去が保証
される９本来のタグメモリよりも複製タグメモリを使用
する理由は、プロセッサ動作に対する干渉を最小限にす
るなめである。

使用する高速ＲＡＭのサイクル時間を最小にすると共に
そのサイズを最大にするため、１サイクルにつき１つの
読出しまたは書込み動作を行う。

システムバスに対する他のデバイスによる処理は予測不
可であり各サイクル毎に常に行われ得る。

このため複製タグメモリは常に参照可能でなければなら
ない。参照によって複製タグメモリ内に一致が発見され
れば、それに対応するキャッシュの内容が無効化される
。しかしこの無効化にもかかわらず、これと同じ無効化
動作が繰り返される可能性がある。これは複製タグメモ
リ内の対応するタグが無効化されずに残るためである。

この無駄なキャッシュ無効化動作は、プロセッサのキャ
ッシュ動作と衝突してプロセッサの処理能力を低下させ
る。

本発明の複製タグメモリ消去装置は、複製タグメモリの
無効化されるべきタグのアドレスを保持する。この複製
タグメモリ消去装置は、システムバスに従属する通常の
複製タグメモリの９態動作や割付は動作から独立してお
り、空いたサイクルを適切に利用して複製タグメモリの
タグを無効化する。したがって本発明に基づく複製タグ
メモリ機構は、キャッシュが必要とする無効化信号のみ
を通過させるほぼ完璧なフィルタである。

本発明に基づく複製タグメモリ消去装置は消去待ち行列
を構成し、その消去待ち行列中の各アドレスと、複製タ
グメモリに割付けられようとする各アドレスとを比較す
る機構を含む。比較によって両者が一致すれば、一致し
たアドレスは消去待ち行列から削除される。これにより
、新しく割付けられる内容が無効化されてしまう恐れは
なくなる。消去待ち行列があふれてもシステムの保全性
は確保される。最悪の場合、キャッシュにおいて無効化
された古い内容に対応する古いタグが複製タグメモリに
残ったままとなり、これがキャッシュの無駄な無効化動
作を伴うが、この動作は全く無害である。

［実力ＩＢ１　］ 本発明の特徴を添付図面を参照して詳細に説明する。

以下の説明において、「キャッシュ」とは命令用および
データ用（オペランド用）のキャッシュの一方または両
方を意味し、特に一方を特定する場合は「命令用」また
は「データ用」の語を付加する。同様に「タグメモリ」
とは命令用およびデータ用（オペランド用）のタグメモ
リの一方または両方を意味し、特に一方を特定する場合
は「命令用」才たは「データ用」の語を付加する。また
この「タグメモリ」には、前記キャッシュに付属する本
来のタグメモリと、そのコピーである複製タグメモリと
がある。

本発明に基づく複製タグメモリ消去装置は、複製タグメ
モリを使用したスヌーピーキャッシュを備えるマルチプ
ロセッサシステムにおいて動作する。

第１図はプロセッサのブロック図であり、キャッシュ５
０．５２と、バスインタフェース５４と。

複製タグメモリ５６とを備える。第１図において各プロ
セッサは２つのキャッシュ５０．５２を有する。一方の
キャッシュ５０は命令用であり、他方のキャッシュ５２
はデータ（オペランド）用である。各キャッシュは直接
マツプされる。

書込みアドレスはＩＰ６０で発生され、バス５８を介し
て提供される。書込みデータはＩ　Ｐ２ＯまなはＦＰＵ
６２によって供給される。これら書込みアドレスおよび
データは、即座にデータ用キャッシュ５２に影響する。

前記書込みアドレスおよびデータは、バスインタフェー
ス５４において深さが可変の書込み待ち行列となってか
らシステムバス６４に送られ、該システムバス６４を介
して主メモリ（図示せず）に送られる。

書込み伝送用プロセッサなど全てのプロセッサは、前記
バス書込みと当該プロセッサに対して局所的にキャッシ
ュされる命令とが衝突しないかをチエツクする。書込み
伝送用プロセッサ以外の全てのプロセッサは、前記書込
みと当該プロセッサに対して局所的にキャッシュされる
データとが衝突しないかをチエツクする。アドレスの衝
突が検出されると、局所的にキャッシュされた命令また
はデータは無効としてマークされる。このようにしてシ
ステムのキャッシュ整合性が維持される。

バスインタフェース５４におけるキャッシュ整合性アル
ゴリズムの詳細を説明する。

本来のタグメモリを連続的にアクセスするとプロセッサ
の処理能力が低下する。これに対処するため複製タグメ
モリを提供する。複製タグメモリは、データ（オペラン
ド）用複製タグメモリと、命令用複製タグメモリとから
なる。

仮想アドレスによるキャッシュの検索の同順を解決する
なめ、背景バス転送の期間中、仮想アドレスの一部に全
物理アドレスを持たせる。また仮想アドレスの一部は仮
想ページ番号（ＶＰＮ）と呼ばれるビットで構成される
。

バス転送、複製タグメモリの参照、およびキャッシュの
無効化の各処理に複数サイクルが必要となる問題を解決
するため、パイプライン化した無効化処理方式を採用す
る。この方式は６段階からなる。すなわち、バス転送段
階、バスコマンドの復号段階、複製タグメモリの参照段
階、物理アドレスバス要求段階、物理アドレスバス転送
段階、およびキャッシュの無効化段階である９最初の３
段階はバス書込み動作において無条件に発生する。

後の３段階はアドレスの衝突が検出された場合にのみ発
生する。これに関連して問題となるのは、プロセッサの
読出しデータの返送が無効化処理に優先するので、前記
の６段階の手順がパイプライン処理中に停止され得るこ
とである。

複製タグメモリとして極めて高速のＲＡＭや多重ポート
を避ける問題は、複製タグメモリをシステムバスに厳密
に従属させて使用することである。

書込みと読出しとの衝突の問題を解決するには、そのよ
うな事態となった場合にキャッシュのローディングを禁
止することである。返送される読出しデータは使用され
るが、そのデータをキャッシュしてはならない。

本発明に基づくこれら新規な解決方法を詳細に説明する
。

複製タグメモリは対応するプロセッサの本来のタグメモ
リのコピーであり、バスを介して内容が変更される主メ
モリとキャッシュの内容とを比較するために使用される
。バスを介して内容が変更される主メモリのアドレスと
複製タグメモリに記憶されているタグとが一致すれば、
前記タグに対応するキャッシュの内容が無効化される。

この作業を複製タグメモリなしで行おうとすると、キャ
ッシュのタグとバスを介してのメモリ変更処理とを比較
する際、多くのサイクルがキャッシュ内で無駄になる。

複製タグメモリには命令用とデータ用（オペランド用）
とがある。

複製タグメモリはキャッシュと同様に仮想アドレスでア
クセスされる。システムバス６４は物理アドレスのみを
処理するので、前記仮想アドレスは物理アドレスの１２
個の下位ビットを使用して形成される。これらはビット
は前記仮想アドレスの１２個の下位ビットとなり、他の
仮想ビットと連結されて複製タグメモリを検索するため
に使用される。プロセッサの１２８ＫＢの命令用キャッ
シュに対して５個の仮想ビットが必要であり、プロセッ
サの６４ＫＢのデータ用キャッシュに対して４個の仮想
ビットが必要である。これらビットはバス上の前記物理
アドレスを伴う。

第２図に示すように、ビット１６から３までが複製タグ
メモリのアドレス指定に使用される。ビット１６から１
２まではバス処理の仮想アドレス（仮想ページ番号）で
あり、とット１１から３まではバス処理の物理アドレス
である。データ用（オペランド用）複製タグメモリをア
ドレスするよりも命令用Ｗｔ製タグメモリをアドレスす
る方が１ビット余分に必要である。データ用複製タグメ
モリをアドレスするには１３ビツトが使用され、ビット
１６は固定値を収る。命令用およびデータ用複製タグメ
モリは共通にアドレスされる。

複製タグメモリに記憶される各タグは、１８ビツトの物
理タグフィールドと１ビツトのパリティ検査ビットフィ
ールドとを含む、前記物理タグフィールドは１８ビツト
の物理ページ番号であり、１２ビツトバイトの索引アド
レスと共に合計３０ビツトによって、１ギガバイトの物
理アドレス空間をアドレス指定する。明示有効ビットは
無い。

無効のタグは単に有り得ないメモリ位置Ｏを指示するだ
けである。

ＦＩＡ＝ ？５理タグ　　　＝　ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｏ
ｏｏ。

パリティビット＝１ 複製タグ格納動作は次の各段階に分割される。

・複製タグメモリ参照。

・複製タグメモリ一致。

・プロセッサ書込みによる複製タグメモリの割付け。

・読出し応答による複製タグメモリの割付け９・複製タ
グメモリの内容消去。

他のプロセッサなど他のシステムデバイスが主メモリの
内容を変更すると、常に複製タグメモリカを検査され、
その主メモリの内容がプロセッサのいずれかのキャッシ
ュに存在するか調べられる。

それが存在すれば、当該内容を含むキャッシュからキャ
ッシュサイクルが起動され、そのキャッシュにおける対
応する内容と複製タグメモリにおける対応するタグとが
無効化される。キャッシュにおいて無効化された内容に
対応するタグが、複製タグメモリ内に有効のまま保持さ
れることがある。

これは単に無駄なキャッシュ無効化サイクルを発生させ
るだけなので無害である。

複製タグメモリは、キャッシュと同様、２つの別個の状
況において更新される。第１の状況は、プロセッサが記
憶動作を実行して主メモリの内容を変更する場合である
。第２の状況は、キャｔツシュミスが発生してデータが
バスを戻る場合である。

他のデバイスからの書込み動作や、他のデバイスからの
書込みデータを伴う多重書込み処理がバス上に検出され
ると、命令用およびデータ用の複製タグメモリが共に参
照される。０牙のプロセッサからの書込みや書込みデー
タの処理がバス上に検出されると、命令用複製タグメモ
リのみが参照される。複製タグメモリの参照は基本的に
３段階のパイプライン処理である。すなわち、コマンド
の復号段階、複製タグメモリのアクセス段階、およびタ
グの比較段階である。これら各段階はシステムバス６４
の動作に従属する。

バス書込み処理発生後の第１サイクルにおいて、コマン
ド（ＣＭＤ）フィールドの反りが行われる。

書込みコマンドの復号が行われると、複製タグメモリの
索引として使用されるアドレスが複製タグメモリの索引
レジスタにロードされる。次のサイクルにおいて、命令
用複製タグメモリが読出し動作でアクセスされ、データ
用複製タグメモリが任意にアクセスされる。必要に応じ
てタグと物理ページ番号とが比較される０両者が一致す
ると、キャッシュの対応する内容の無効化と複製タグメ
モリの対応するタグの無効化とが行われる。

第１表 第１表は、書込みまたは書込み解除動作（ＷＲで表示）
における複製タグメモリ参照のためのパイプライン処理
を示す。サイクルｌにおいて、バス上に書込み処理が発
生し、それがバスインタフェースのバス入力レジスタに
ロードされる。サイクル２においてコマンドが復号され
る。それが書込み命令であれば、物理アドレスと物理ペ
ージ番号とから複製タグメモリの索り１がロードされる
。

この物理アドレスはタグ比較のなめに次の段階へ送られ
る。サイクル３において、複製タグメモリの読出しアク
セスが実行され、タグと物理アドレスとが比較される。

両者が一致すれば、キャッシュの対応する内容の無効化
と複製タグメモリの対応するタグの無効化とが行われる
。

復号されたコマンドが多重書込み処理であれば、そのア
ドレスが複製タグメモリの索引として格納される。次の
サイクルにおいて対応する多重書込みデータが復号され
ると、前記多重書込みが奇数ロングワード境界で行われ
る場合、最初の参照が任意に行われる。あるいはそのア
ドレスが複製タグメモリの索引として保持される９次に
その複製タグメモリの索引の以前の内容に多重書込みの
方向（増加方向埜たは減少方Ｉｆｆ）に応じて±８バイ
トを加えたものがロードされる。そして次の多重書込み
データサイクルが行われる。

第２表は、２つのデータ転送サイクルを伴う多重書込み
における？Ｘ製タグメモリの参照パイプライン処理を示
す。サイクルｌにおいて多重書込み処理（ＷＭ）がバス
上に発生する。この処理はバスインタフェースのバス入
力レジスタにロードされる。サイクル２においてコマン
ドが復号される。

それが多重書込みであれば、複製タグメモリの索引アド
レスが複製タグメモリ索引レジスタにロードされる。こ
の時、多重書込みデータの最初の４ビツトワード（ＷＤ
Ｉ）はバス上にある。サイクル３において多重書込みデ
ータが復号され、複製タグメモリ索引レジスタ内のアド
レスが４バイトたけ任意に増加ｔたは減少される。任意
の奇数ロングワード（ＷＤＯ）が参照される。この参照
において一致が見つかれば、キャッシュの対応する内容
の無効化と複製タグメモリの対応するタグの無効化とが
予定される。サイクル４においてワード（ＷＤ　１　）
に対して複製タグメモリの読出しアクセスが行われる。

そしてタグと物理アドレスとが比較される。この結果が
一致すればキャッシュの対応する内容の無効化と複製タ
グメモリの対応するタグの無効化とが行われる。サイク
ル５において、ワード（ＷＤ２）に対して複製タグメモ
リの読出しアクセスが行われ、タグと物理アドレスとが
比較される。その結果が一致すれば、キャッシュの対応
する内容の無効化と複製タグメモリの対応するタグの無
効化とが予定される。

他のデバイスによる主メモリの変更動作においていずれ
かの？Ｉ［タグメモリに一致が見つかるか、局所的な書
込みにおいて命令用複製タグメモリに一致が見つかると
、２つの事態が予定される。第１の事態はキャッシュの
対応する内容が無効化されることである。第２の事態は
複製タグメモリの対応するタグを無効化し、キャッシュ
に対する複製タグメモリの整合性を維持することである
。

主メモリおよび局所キャッシュの内容を変更する書込み
処理は、バスからの処理の取り込みから内容の無効化ま
で一最に６サイクルかかる。すなわち、バスにおける処
理の発生、コマンドの復号、複製タグメモリのアクセス
、物理アドレス（ＰＡ）バスの割当て、バス（ＰＡ、Ｅ
ＡＳＲＣ，ＰＣ８ＲＣ）転送、タグの書き込みである。

５番目のバス転送サイクル中に、複製タグメモリの消去
予定タグが消去待ち行列に置かれる。ただし実際の消去
は使用可能な複製タグメモリサイクルを待って実行され
る。

タグの一致が検出されると、一致が検出された複製タグ
メモリに対応するキャッシュのアドレスレジスタに、一
致した索引がロードされる。次にアドレスの比較が行わ
れ、物理アドレスバスの使用要求が出される。この物理
アドレスバスはキャッシュへの伝送媒体である。キャッ
シュミスを補償するための読出し応答動作＜ｔｉｔ述す
る）が複製タグメモリの無効化パイプライン処理に優先
して行われる場合を除き、前記物理アドレスバスは常に
使用可能である。？５理アドレスバスの割当ての次のサ
イクルにおいて、バスインタフェースアドレスチップか
ら索引が取り出され、メモリ管理ユニット（ＭＭＬ＋）
６０はバス（ＰＣ３ＲＣまたはＥＡＳＲＣまたは両方）
のドライバを許可する。

命令用複製タグメモリにおける一致に基づく索引はプロ
グラムカウンタレジスタ（ＰＣＲＥＧ）にロードされ、
データ用複製タグメモリにおける一致に基づく索引は有
効アドレスレジスタ（ＥＡＲＥＧ）にロードされる。命
令用およびオペランド用の両方の複製タグメモリにおけ
る一致に基づく索引はプログラムカウンタレジスタと有
効アドレスレジスタとの両方にロードされる。

第３表 第３表は、複製タグメモリの一致と、キャッシュ内容の
無効化と、複製タグメモリのタグの無効化の遅延とを示
す。サイクル１において書込み処理がバスに発生する。

この書込み処理はバスインタフェース５４のバス入力レ
ジスタにロードされる９サイクル２においてコマンドが
復号される。

物理アドレスはタグの比較のために転送される。

仮想索引は複製タグメモリ索引レジスタにロードされる
。サイクル３において複製タグメモリの読出しが行われ
る。サイクル４においてタグの比較結果が準備される９
比較結果は一致するので、バス（ＰＡＳＲＣ）が要求さ
れる。サイクル５において、無効化される箇所の仮想索
引がバス（ＰＡＳＲＣ）を介して適切なキャッシュアド
レスレジスタに送られる。複製タグメモリの無効化され
るタグが消去待ち行列に置かれ（ＩＮＶＩ）、複製タグ
メモリの使用可能タイミングを待ってそれが実行される
。サイクル６において、複製タグメモリでの前記一致に
対応するキャッシュの内容が無効化される。

プロセッサからの記憶命令によってデータ用キャッシュ
の内容を変更する場合、データ用複製タグメモリも更新
してキャッシュの新しい状態を反映しなければならない
、この更新はバスにその処理が置かれてから発生する。

これは、複製タグメモリをアクセスするための同期点と
してバスを使用すると複製タグメモリが混乱するので、
それを避けるためである。１度に１つだけのデバイスが
バスを使用でき、そのデバイスはバスを獲得するための
判定を待つ、複製タグメモリの動作のうち、タグの無効
化だけはバスを介しての同期が収られない。この無効化
は他の処理に較べて優先度が低い。

バスインタフェース５４のアドレスチップがバスからの
書込み動作コマンドを復号すると、新しいタグがデータ
用複製タグメモリに書込まれ、命令用複製タグメモリの
参照が行われる。命令用複製タグメモリの参照手順はす
でに説明した通りである。この時点で命令用複製タグメ
モリに一致が発見されると、これはプロセッサが命令用
キャッシュの内容を変更していることを意味する。この
ため命令用キャッシュの内容の無効化と、命令用複製タ
グメモリのタグの消去とが予定される。

書込みのために複製タグメモリが割り付けられている間
、複製タグメモリ内の各タグは、データ用複製タグメモ
リのタグを無効化すべく待ち行列に置かれている消去予
定タグの各索引と比較されなければならない。比較結果
が一致した索引は前記待ち行列から削除される９つまり
無効化の予定自体が無効とされる。ここで命令用および
オペランド用の両複製タグメモリの無効化が予定されて
いる場合は、命令用複製タグメモリのみの無効化として
新たに予定される。このように、データ用複製タグメモ
リの古いタグの無効化は、新しく割付けられたタグを破
壊しない。

プロセッサからの多重書込みは、他のデバイスからの多
重書込みと同様に扱われる。ただし、データ用複製タグ
メモリは物理タグによって書込みが行われ、読出しやタ
グの一致検査は行われない。

第４表 第４表は、プロセッサからの書込みによる複製タグメモ
リの割付は処理を示す。サイクル１においてプロセッサ
からの書込みが書込みバッファからバスに置かれる。サ
イクル２において書込みコマンドが復号され、同一のプ
ロセッサからの書込み処理であることが決定される。サ
イクル３においてデータ用複製タグメモリが新しい物理
タグによって更新される。命令用複製タグメモリについ
てはタグの比較が行われ、比較結果が一致すれば、命令
用キャッシュの内容の無効化と、命令用？Ｘ製タグメモ
リのタグの無効化とが通常の方法で予定される。

埜た複製タグメモリは、同一プロセッサによる多重読出
しに対する読出し応答の返送によっても書込まれる９キ
ヤツシユにおいてキャッシュミスが発生すると、多重読
出し要求が主メモリに送られる。主メモリは連続する読
出し応答の形式において要求されたデータを返送する。

読出し応答コマンドが復号されると、バスインタフェー
スは関連するタグを待ち状態にあるキャッシュに送ると
共に、従来の複製タグメモリのパイプラインを使用して
複製タグメモリにタグを挿入する。この複製タグメモリ
のサイクルにおいてはタグ比較は全く行われず、ミスし
たキャッシュに対応する複製タグメモリのみが更新され
る９ 複製タグメモリのアドレス指定においては、３組のアド
レスが格納され処理される必要がある。

このため、多重書込み処理に使用される前記複製タグメ
モリ索引レジスタと、キャッシュミスにおける読出し応
答に関連するアドレスを保持するための２つのレジスタ
とが使用される。

第５表 第５表は多重読出し要求および、複製タグメモリの更新
を伴う読出し応答処理を示す。サイクルｌにおいてキャ
ッシュミスが発生し、バスインタフェースから多重読出
し要求がバスに置かれる。

サイクル２においてコマンドが復号され、自己で発生し
た多重読出しであることが決定される。仮想アドレス（
仮想ページ番号）および？５理アドレスは、キャッシュ
ミスが命令であるかデータであるかを示すバスサブＩＤ
に応じて、適切な動作保持レジスタに格納される。サイ
クル３〜Ｎ−１において、メモリサブシステムが多重読
出しを処理する。サイクルＮにおいて、メモリサブシス
テムは２つの読出し応答の第１番目をバスに置く。サイ
クルＮ＋１において第２の読出し応答がバスに置かれる
。前記第１の読出し応答は復号され、それに対応するア
ドレスが保持レジスタから複製タグメモリ索引レジスタ
にロードされる。前記保持レジスタには、動作の順序（
命令キャッシュミスかデータキャッシュミスか）に応じ
て±８バイトがその内容にロードされる。サイクルＮ＋
２において、第１の読出し応答が複製タグメモリを更新
する。第２の読出し応答が復号され、保持レジスタの内
容が再び複製タグメモリ索引レジスタに転送され、保持
レジスタの内容がステップされる（±８バイト）。サイ
クルＮ＋３において第２の読出し応答が複製タグメモリ
を更新する。

後続のバス書込み処理によってキャッシュの同一箇所が
繰り返し無効化されることを避けるため、本来のタグメ
モリと複製タグメモリとのタグを同時に無効化すること
が極めて望ましい９本来のタグメモリは無効化パイプラ
インの第６サイクルにおいて常に無効化される。しかし
ながら複製タグメモリはその動作がバスに従属している
ため、複製タグメモリ用の処理幅はバス動作によって完
全に消費されてしまう、したがって複製タグメモリは、
いくぶん遅れた時点においてのみ無効化される。消去待
ち行列は可変長の行列であり、無効化が未実行である命
令用およびデータ用複製タグメモリのタグの索引を保持
する。

第４図は待ち行列処理の詳細を示す。一方、第３図は複
製タグメモリ消去装置１３０の全体を示す。第３図にお
いてキャッシュ６１はプロセッサ５９にデータおよび命
令を提供する。複製タグはバスの書込みアドレスチエツ
ク用として保持される。

複製タグメモリ消去装置１３０は、複製タグメモリ１０
７からタグの索引を選択的に受け収り、下記に説明する
ようにタグを選択的に無効化する。

第４図はバスインタフェースの無効化処理に関する部分
を示す。命令用複製タグメモリ１０６またはデータ用複
製タグメモリ１０８において一致が検出されると、信号
１１０または信号１１２が発信される。これら信号は複
製タグメモリの参照サイクルにおいて発信され、レジス
タ１１４に保持されている索引がレジスタ１１６および
レジスタ１１８を介して、本来のタグメモリの索引レジ
スタであるプログラムカウンタレジスタ１２０または有
効アドレスレジスタ１２２に送られる。本来のタグメモ
リの無効化は次のサイクルにおいて行われ、命令用キャ
ッシュ１０２またはデータ用キャッシュ１０４に関連す
るタグメモリの有効ビットが消去される。

レジスタ１１８から物理アドレスバス１２４を介しての
索引の転送と同時に、その索引が複製タグメモリ消去装
置１３０に与えられる。この時点で信号１３２が発生さ
れる。これは前記６サイクルの処理の第５サイクルで発
生する。索引は物理成分と仮想成分とを有し、命令用複
製タグメモリでの一致（信号１３４の発生）、データ用
複製タグメモリでの一致（信号１３６の発生）、または
両方での一致を指示する。

複製タグメモリ消去装置１３０は消去待ち行列を構成す
る。該消去待ち行列は多数のエントリからなる。ただし
第４図では、エントリはＰＯ（１４２）、ＰＩ　（１４
４）およびＰ２　（１４６）の３つである。各エントリ
は、１４ビツトの複製タグメモリ索引と有効表示とを保
持する。有効表示は、待ち行列が満杯であるか空である
かを決定するために使用される。また前記有効表示は、
消去待ち行列のエントリからデータを収り出した場合、
そのデータによってどの複製タグメモリを無効化するの
かを決定するためにも使用される。

消去待ち行列が満杯で、しかも同一サイクルにおいて該
待ち行列のエントリからデータが収り出されない場合、
新たな索引は単に捨てられる。待ち行列はエントリ１４
２．１４４および１４６がすべて有効である場合に満杯
となる。待ち行列からは、信号１４８に基づいて、デー
タが収り出される。なお前記のように新たな索引を捨て
ることが可能な理由は、本来のタグメモリと複製タグメ
モリとは必ずしも互いに等しくなくて良いからである０
本来のタグメモリが有効である場合は複製タグメモリも
有効でなければならないが、その逆は求められない。

消去待ち行列が満杯でない場合、あるいは各エントリか
らデータが同時に収り出される場合、新たな索引は消去
待ち行列の第１の空エントリに入れられる。

待ち行列が空の場合、あるいは１つのエントリのみがデ
ータを有して同時的にデータの収り出しが行われる場合
、第１の空エン１〜りは１４２である。待ち行列の１つ
のエントリのみがデータを有する場合、あるいは２つの
エントリがデータを有して同時的にデータの取り出しが
行われる場合、第１の空エントリは１４４である。待ち
行列の２つのエントリがデータを有する場合、あるいは
３つのエントリがデータを有して同時的にデータの取り
出しが行われる場合、第１の空エントリは１４６である
。

このように待ち行列は同期的に動作するように設計され
る。複製タグメモリ消去装置１３０の一連の２：１マル
チプレクサ１５０，１５２は、待ち行列の有効エントリ
の前送りを可能にし、待ち行列におけるいかなる接続点
においても新しい索引を平行的にロードすることを可能
にする。

なお前記待ち行列には、複製タグメモリの消去予定タグ
の索引と、待ち行列の全エントリの有効性の指標とに加
えて、命令用複製タグメモリでの一致を表示する信号１
３４と、データ用複製タグメモリでの一致を表示する信
号１３６とが供給される。

消去待ち行列が空でなく、レジスタ１６０が次のサイク
ルにおいてアイドル状態である場合、消去待ち行列の各
エントリからデータが収り出される。実際において、複
製タグメモリ消去装置１３０は、命令用およびデータ用
複製タグメモリに対する要求において、バスよりも優先
度が低い。消去待ち行列のエントリからデータが取り出
されると、どの複製タグメモリ（命令用、データ用１才
たは両方）に値を書き込むかが一致指示を利用して決定
される。この時書き込まれる値は無効化を意味する０で
ありレジスタ１６２に保持される。

複製タグメモリ消去装置１３０の消去待ち行列に索引デ
ータが存在する間に、その索引データに対応する命令用
またはオペランド用のタグが再使用されることがある。

この場合、その再使用された複製タグメモリのタグを無
効化するのは間違いである。このため比較器１５４，１
５６，１５８が消去待ち行列の各エントリに対して設け
られる。

これら比較器は、命令用またはデータ用の複製タグメモ
リの再割付けの時点において、消去待ち行列に存在する
各索引データと、５：１マルチプレクサ１６６が発生す
る信号１６４とを比較する。

命令用複製タグメモリに記憶されているタグが再使用さ
れたかどうかは信号１３８によって指示され、データ用
複製タグメモリに記憶されているタグが再使用されたか
どうかは信号１４０によって指示される。ここで消去待
ち行列中に前記タグに対応する索引データが存在すると
、比較器１５４．１５６，１５８は対応する索引データ
がどれであるかを決定する。そしてその索引データはキ
ャンセルされなければならない９ただし待ち行列中の全
ての索引データを除去するのではない。これは残りの索
引データに関連する複製タグメモリのタグを無効化する
必要があるからである。

レジスタ１１４，１１６，１１８には比較器を設ける必
要はない、理由は、キャッシュの無効化は、複製タグメ
モリに記憶されているタグの再使用とは実質的に無量イ
系に行われるからである。

前記比較器の第２の使用目的は、命令用またはデータ用
複製タグメモリの無駄な無効化を防止することである。

データ用および命令用複製タグメモリのサイズが各々異
なると問題が複雑になる。特にデータ用複製タグメモリ
は１３ビツトの索引を必要とし、命令用複製タグメモリ
は１４ビツトの索引を必要とする。しかしこれは前記し
た比較動作においては開廷とならない９

【図面の簡単な説明】

第１図は、本発明を採用したシステムを示すブロック図
、 第２図は、本発明の一実施例に基づいて提供される信号
の各ビットを示す図、 第３図は、本発明の実施例の概略を示すブロック図、お
よび 第４図は、第３図に示した実施例の詳細ブロック図であ
る。 ０８・・・データ用複製タグメモリ ２０・・・プログラムカウンタレジスタ２２・・・有効
アドレスレジスタ ３０・・・複製タグメモリ消去装置 ５０．１５２・・・マルチプレクサ ５４．１５６，１５８・・・比較器 ５０・・・命令用キャッシュ ５２・・・データ用キャッシュ ５４・・・バスインタフェース ５６・・・複製タグメモリ ５９・・・プロセッサ ６４・・・システムバス １０２・・・命令用キャッシュ １０４・・・データ用キャッシュ １０６・・・命令用複製タグメモリ １０７・・・複製タグメモリ 手続補正側 （方式） ％式％ １、事件の表示 平成１年 ２、発明の名称 殿） 特許願第２８１５８７号 高速データ処理装置 ３゜ ４゜ 補正をする者 事件との関係　　特許出願人

Claims (1)

1. 【特許請求の範囲】 １、選択的にクロック同期される時間サイクルにおいて
   データを搬送する同期バスと、 データの同期転送を提供すべく接続された複数のキャッ
   シュメモリと、 前記キャッシュメモリのデータ転送の整合性を提供する
   手段とを備え、該整合性を提供する手段が、データ書込
   みの衝突を検査する複製タグメモリと、前記複製タグメ
   モリに記憶されている各タグを選択的に無効化する手段
   とを有する、高速データ処理装置。 ２、前記選択的に無効化する手段が無効化しようとする
   タグの索引を格納する消去待ち行列を含む、請求項１に
   記載の高速データ処理装置。 ３、前記消去待ち行列が動的に調整可能な記憶容量を有
   した弾性バッファを備える、請求項２に記載の高速デー
   タ処理装置。 ４、前記複製タグメモリに記憶されているタグが再使用
   された場合に該タグの無効化の予定をキャンセルする手
   段をさらに備える、請求項２に記載の高速データ処理装
   置。 ５、前記複製タグメモリのタグを消去するための索引の
   うち余分な索引を除去する手段をさらに備える、請求項
   ２に記載の高速データ処理装置。 ６、前記消去待ち行列があふれた場合に無効化のための
   索引を捨てる手段をさらに備える、請求項２に記載の高
   速データ処理装置。 ７、選択されたプロセッサに付随するタグメモリと、 前記タグメモリの内容の複製を有する複製タグメモリと
   、 他のプロセッサからの全てのデータ格納動作に対して前
   記複製タグメモリを参照し、該複製タグメモリ中に発見
   したデータに対応する指標を提供する手段と、 前記指標を受け取る消去待ち行列と、 前記消去待ち行列に格納された指標に対応する前記デー
   タを前記複製タグメモリから消去する手段とを備える、
   多重プロセッサシステムのプロセッサキャッシュから古
   いデータを消去する装置。 ８、前記消去待ち行列と前記複製タグメモリとに格納さ
   れている同一アドレスを検出する手段と、前記待ち行列
   から前記同一アドレスを除去する手段とをさらに備える
   、請求項７に記載の装置。 ９、選択されたプロセッサに付随するタグメモリのコピ
   ーである複製タグメモリを提供し、他のプロセッサから
   のデータ格納動作に関連するタグと前記複製タグメモリ
   に記憶されている各タグとを比較し、 前記他のプロセッサからのデータ格納動作に関連するタ
   グと前記複製タグメモリに記憶されているタグとが対応
   する場合、前記複製タグメモリの対応するタグを無効化
   する各段階を備える、多重プロセッサシステムにおいて
   プロセッサキャッシュから古いデータを消去する方法。 １０、前記複製タグメモリにおける各アドレスと消去待
   ち行列中の各アドレスとを比較し、前記比較の結果とし
   て一致が発見されれば前記複製タグメモリの一致したア
   ドレスのデータを消去する各段階をさらに備える、請求
   項９に記載の方法。 １１、無効化しようとする内容を消去待ち行列に格納す
   る段階をさらに備える、請求項９に記載の方法。