JPH02219098A - 電子楽器 - Google Patents
電子楽器Info
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- JPH02219098A JPH02219098A JP1039768A JP3976889A JPH02219098A JP H02219098 A JPH02219098 A JP H02219098A JP 1039768 A JP1039768 A JP 1039768A JP 3976889 A JP3976889 A JP 3976889A JP H02219098 A JPH02219098 A JP H02219098A
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- 238000013500 data storage Methods 0.000 claims abstract description 27
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 239000011295 pitch Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は波形データ記憶装置を読出すアドレスを記憶装
置の形式に対応して変更できる電子楽器に関する。
置の形式に対応して変更できる電子楽器に関する。
［従来の技術］
電子楽器として音色及び音域（音高）に対応して異なる
波形のデータを記憶装置に記憶させて置き、楽音発生器
毎に読出しアドレスを与えて読出すことは周知となって
いる。第６図は従来の電子楽器のブロック構成図を示し
ている。第６図において、ｌは鍵スィッチと音色選択ス
イッチ、２は前記スイッチに対する割当て回路、３は実
行制御回路、４は波形データ記憶装置、５はバンクメモ
リ、６は周波数ナンバ回路、７は周波数ナンバ累算手段
、８はエンベロープ波形回路、９は乗算回路、１０は音
源回路を示す。
波形のデータを記憶装置に記憶させて置き、楽音発生器
毎に読出しアドレスを与えて読出すことは周知となって
いる。第６図は従来の電子楽器のブロック構成図を示し
ている。第６図において、ｌは鍵スィッチと音色選択ス
イッチ、２は前記スイッチに対する割当て回路、３は実
行制御回路、４は波形データ記憶装置、５はバンクメモ
リ、６は周波数ナンバ回路、７は周波数ナンバ累算手段
、８はエンベロープ波形回路、９は乗算回路、１０は音
源回路を示す。
鍵スィッチと音色スイッチ１は演奏者が演奏した鍵の位
置と設定した音色とを選択するスイッチ群であり、割当
て回路２は前記スイッチ群のスイッチ１ｆｃ電気的に走
査して、開閉状態に応じた情報を内部に割当てる。そし
て実行制御回路３に対し鍵情報及び音色情報として送出
する。実行制御回路３は中央処理装置を内蔵し、前記鍵
情報と音色情報に基づいて波形データ記憶装置４から波
形データを読出するためのアドレスを生成するなどの処
理を後述のように行う。波形データ記ｉｔ装置４は音色
及び音域（音高）に対応して異なる波形データを各別の
場所に格納して置く。即ち、記憶装置４を複数のバンク
（領域）で構成し、例えば音色及び音域（音高）とバン
クとを対応させて置く。そのため成る楽音を発生させる
ためにバンクメモリ５によりバンクを指定する。次に鍵
情報に応じた読出しアドレス範囲を周波数ナンバ回路６
と累算手段７とにより指定する。バンクメモリ５・周波
数ナンバ回路６・累算手段７とで定めたアドレスにより
波形データ記憶装置４を読出す。読出された波形データ
は、エンベロープ波形回路８の出力により乗算回路９で
エンベロープが付加され、音響回路１０によりディジタ
ル−アナログ変換され楽音信号を得る。
置と設定した音色とを選択するスイッチ群であり、割当
て回路２は前記スイッチ群のスイッチ１ｆｃ電気的に走
査して、開閉状態に応じた情報を内部に割当てる。そし
て実行制御回路３に対し鍵情報及び音色情報として送出
する。実行制御回路３は中央処理装置を内蔵し、前記鍵
情報と音色情報に基づいて波形データ記憶装置４から波
形データを読出するためのアドレスを生成するなどの処
理を後述のように行う。波形データ記ｉｔ装置４は音色
及び音域（音高）に対応して異なる波形データを各別の
場所に格納して置く。即ち、記憶装置４を複数のバンク
（領域）で構成し、例えば音色及び音域（音高）とバン
クとを対応させて置く。そのため成る楽音を発生させる
ためにバンクメモリ５によりバンクを指定する。次に鍵
情報に応じた読出しアドレス範囲を周波数ナンバ回路６
と累算手段７とにより指定する。バンクメモリ５・周波
数ナンバ回路６・累算手段７とで定めたアドレスにより
波形データ記憶装置４を読出す。読出された波形データ
は、エンベロープ波形回路８の出力により乗算回路９で
エンベロープが付加され、音響回路１０によりディジタ
ル−アナログ変換され楽音信号を得る。
［発明が解決しようとする課題］
前記波形データ記憶値Ｗ４は読出し専用型メモリ （以
下本明細書においてＲＯＭと略記する）と、スタティッ
クランダムアクセス型リード・ライトメモリ （以下本
明細書においてＳ −、ＲＡ Ｍと略記する）と、多゛
イナミンクランダムアクセス型リード・ライトメモリ
（以下本明細書においてＤ−ＲＡＭと略記する）などが
ある。データの格納の方法、システム内での使い方、デ
ータ読出し時の動作方法が・異なることと、楽音発生器
に対応させて任意に型を変えることが出来るようにする
ため、同一システム内で各形式の記憶装置を使用すると
きは、特にＤ−ＲＡＭに対するアドレス形式が異なるた
め専用アドレス回路を別個に用いる必要があった。その
ためシステムの構成が大規模となる欠点があった。
下本明細書においてＲＯＭと略記する）と、スタティッ
クランダムアクセス型リード・ライトメモリ （以下本
明細書においてＳ −、ＲＡ Ｍと略記する）と、多゛
イナミンクランダムアクセス型リード・ライトメモリ
（以下本明細書においてＤ−ＲＡＭと略記する）などが
ある。データの格納の方法、システム内での使い方、デ
ータ読出し時の動作方法が・異なることと、楽音発生器
に対応させて任意に型を変えることが出来るようにする
ため、同一システム内で各形式の記憶装置を使用すると
きは、特にＤ−ＲＡＭに対するアドレス形式が異なるた
め専用アドレス回路を別個に用いる必要があった。その
ためシステムの構成が大規模となる欠点があった。
本発明の目的は前述の欠点を改善し、波形データ記憶装
置の種類に対応したアドレス形式が得られるようなアド
レス制御回路を具備し、楽音発生器毎に対応できる電子
楽器を提供することにある。
置の種類に対応したアドレス形式が得られるようなアド
レス制御回路を具備し、楽音発生器毎に対応できる電子
楽器を提供することにある。
［課題を解決するための手段］
第１図は本発明の原理構成を示す図である。第１図にお
いて、３は実行制御回路、４０は波形データ記憶装置、
５はバンクメモリ、６は周波数ナンバ回路、７は周波数
ナンバ累算手段、１２はアドレス制御回路を示す。
いて、３は実行制御回路、４０は波形データ記憶装置、
５はバンクメモリ、６は周波数ナンバ回路、７は周波数
ナンバ累算手段、１２はアドレス制御回路を示す。
複数の鍵を有する鍵盤と所望の音色を設定する複数の音
色選択スイッチと、それらを走査して得られた鍵・音色
情報に応じて各種の制御信号を送出する制御回路と、鍵
情報に応じた周波数ナンバを楽音発生器に対応させて格
納する周波数ナンバ回路と、該周波数ナンバ回路の出力
値を累算する累算手段とを具備し、前記鍵情報に応じた
アドレスにより予め格納されている波形データ記憶装置
のデータを読出して、複数の楽音発生器により所望の楽
音を発生する電子楽器において、本発明は下記の構成と
している。即ち、 前記鍵情報に応じたアドレスを波形データ記憶装置にお
てる所望波形データが記憶されている個所の使用アドレ
ス形式に変換するアドレス制御回路を具備し、該アドレ
ス制御回路は前記制御回路に′より制御されて波形デー
タ記憶装置をアクセスするアドレス形式を楽音発生器に
対応させて変更することで構成する。
色選択スイッチと、それらを走査して得られた鍵・音色
情報に応じて各種の制御信号を送出する制御回路と、鍵
情報に応じた周波数ナンバを楽音発生器に対応させて格
納する周波数ナンバ回路と、該周波数ナンバ回路の出力
値を累算する累算手段とを具備し、前記鍵情報に応じた
アドレスにより予め格納されている波形データ記憶装置
のデータを読出して、複数の楽音発生器により所望の楽
音を発生する電子楽器において、本発明は下記の構成と
している。即ち、 前記鍵情報に応じたアドレスを波形データ記憶装置にお
てる所望波形データが記憶されている個所の使用アドレ
ス形式に変換するアドレス制御回路を具備し、該アドレ
ス制御回路は前記制御回路に′より制御されて波形デー
タ記憶装置をアクセスするアドレス形式を楽音発生器に
対応させて変更することで構成する。
［イ１ミ用］
第１図における波形データ記憶装置４０には例えば音色
及び音域（音高）に対応させた形式で、多量の波形デー
タを予め格納させておく。実行制御回路３から得た鍵情
報・音色情報などにより周波数ナンバ回路６において周
波数ナンバを得て、所定の読出しアドレス範囲とするた
め累算手段７により累算する。次に累算手段７の出力値
とバンクメモリ５の出力を所望の波形データ記憶装置４
内メモリアドレス形式に変換するためのアドレス制御回
路１２に印加する。アドレス制御回路１２は実行制御回
路３から予め楽音発生器に対応する制御情報を得ている
から、所定のアドレスに変換される。そのためアドレス
形式が楽音発生器に対応して変更できて、記憶装置のア
クセスに都合が良い。
及び音域（音高）に対応させた形式で、多量の波形デー
タを予め格納させておく。実行制御回路３から得た鍵情
報・音色情報などにより周波数ナンバ回路６において周
波数ナンバを得て、所定の読出しアドレス範囲とするた
め累算手段７により累算する。次に累算手段７の出力値
とバンクメモリ５の出力を所望の波形データ記憶装置４
内メモリアドレス形式に変換するためのアドレス制御回
路１２に印加する。アドレス制御回路１２は実行制御回
路３から予め楽音発生器に対応する制御情報を得ている
から、所定のアドレスに変換される。そのためアドレス
形式が楽音発生器に対応して変更できて、記憶装置のア
クセスに都合が良い。
［実施例］
波形データ記憶装置４０がＲＯＭ、５−ＲＡＭ。
Ｄ−ＲＡＭの３種類であるとする。そしてＤ−ＲＡＭが
例えば６４にワードの場合と２５６にワードの場合のよ
うにメモリ容量が異なるとき、前者をＤ−ＲＡＭＩ、後
者をＤ−ＲＡＭＩ［と表す。第１図における周波数ナン
バ回路６の出力が所定の記憶装置をアクセスするように
累算手段７により累算され、累算手段７の出力とバンク
メモリ５の出力とにＡ３２３〜０のように２４ビツトが
得られたとする。ＲＯＭ、５−ＲＡＭの場合はこの２４
ビツトをそのままアドレスＭＡ２３〜０として出力して
良い。
例えば６４にワードの場合と２５６にワードの場合のよ
うにメモリ容量が異なるとき、前者をＤ−ＲＡＭＩ、後
者をＤ−ＲＡＭＩ［と表す。第１図における周波数ナン
バ回路６の出力が所定の記憶装置をアクセスするように
累算手段７により累算され、累算手段７の出力とバンク
メモリ５の出力とにＡ３２３〜０のように２４ビツトが
得られたとする。ＲＯＭ、５−ＲＡＭの場合はこの２４
ビツトをそのままアドレスＭＡ２３〜０として出力して
良い。
Ｄ−ＲＡＭの場合はロウアドレスとコラムアドレスとを
マルチプレクスアドレスの形式でアクセスする必要があ
る。そのためのアドレス制御は第２図に示すように処理
される。第２図において左欄は記憶装置の形式を、表中
のＡ３２３〜Ｏはアドレス制御回路に印加されたアドレ
ス、上４Ｉｊ１ＭＡ２３〜０は制御回路から出力され、
記憶装置をアクセスするアドレスを示す。そのため、Ｄ
−ＲＡＭＩについては、印加されたＡ３２３〜０のうち
、Ａ３１７〜０のアドレスについてＭＡ７〜０の８本の
出力を前・後半で使用することを、Ｄ−ＲＡＭｎについ
てはＡ３１７〜０をＭＡ８〜Ｏの９本の出力を２回使用
することを示している。
マルチプレクスアドレスの形式でアクセスする必要があ
る。そのためのアドレス制御は第２図に示すように処理
される。第２図において左欄は記憶装置の形式を、表中
のＡ３２３〜Ｏはアドレス制御回路に印加されたアドレ
ス、上４Ｉｊ１ＭＡ２３〜０は制御回路から出力され、
記憶装置をアクセスするアドレスを示す。そのため、Ｄ
−ＲＡＭＩについては、印加されたＡ３２３〜０のうち
、Ａ３１７〜０のアドレスについてＭＡ７〜０の８本の
出力を前・後半で使用することを、Ｄ−ＲＡＭｎについ
てはＡ３１７〜０をＭＡ８〜Ｏの９本の出力を２回使用
することを示している。
第３図は第２図に示す動作を実行する回路図である。第
３図において、１２−１．１２−２はデータ選択器、１
２−３はインバータ、１２−４はアンド回路、１２−５
はインバータを示す。また信号端子ＭＳＯ，ＭＳ１、Ｍ
ＰＸは記憶装置の形式に応じてアドレスを設定するため
の信号、Ａ３２３〜Ｏはアドレス選択のためのビット列
、ＭＡ２３〜Ｏは記憶装置の形式に応じて変更されたビ
ット列を示す。データ選択器１２’−１，１２−２はそ
れぞれ入力側に２組の８または９ビツト端子、及びＳＡ
とＳＢ、出力側に８乃至９ビツト端子を有し、ＳＡ、Ｓ
Ｂに印加されるデータにより所定の入力側データを出力
する。ＭＳＯ，ＭＳＩ、ＭＰＸは記憶装置の形式に応じ
て楽音発生器毎に設定されデータ選択器を制御する。
３図において、１２−１．１２−２はデータ選択器、１
２−３はインバータ、１２−４はアンド回路、１２−５
はインバータを示す。また信号端子ＭＳＯ，ＭＳ１、Ｍ
ＰＸは記憶装置の形式に応じてアドレスを設定するため
の信号、Ａ３２３〜Ｏはアドレス選択のためのビット列
、ＭＡ２３〜Ｏは記憶装置の形式に応じて変更されたビ
ット列を示す。データ選択器１２’−１，１２−２はそ
れぞれ入力側に２組の８または９ビツト端子、及びＳＡ
とＳＢ、出力側に８乃至９ビツト端子を有し、ＳＡ、Ｓ
Ｂに印加されるデータにより所定の入力側データを出力
する。ＭＳＯ，ＭＳＩ、ＭＰＸは記憶装置の形式に応じ
て楽音発生器毎に設定されデータ選択器を制御する。
例えば、
ＭＳＯが“Ｌ゛、ＭＳＩが“Ｌ”のときＲＯＭを、“Ｈ
”Ｌ″ ５−ＲＡＭを、 “Ｌ”Ｈ” Ｄ−ＲＡＭＩを “Ｈ” Ｈ” Ｄ−ＲＡＭＩＩをアクセスする
ようにアドレスが選択される。
”Ｌ″ ５−ＲＡＭを、 “Ｌ”Ｈ” Ｄ−ＲＡＭＩを “Ｈ” Ｈ” Ｄ−ＲＡＭＩＩをアクセスする
ようにアドレスが選択される。
今、ＭＳＯが“Ｌ゛のときＹ７〜０にアドレスビットＡ
３１５〜８が出力され、ＭＳＯが“Ｉ］”のときＹ７〜
０にアドレスビットＡ３１６〜９が出力される。即ち、
データ選択器１２−１はＤ−ＲＡＭｎが選択されたとき
のマルチプレックスの後半のアドレスのための選択器で
ある。このように選択された後半アドレスとアドレスビ
ットＡＢ１７と、アドレスビットＡＢ８〜０がデータ選
択器１２−２で選択される。そして前記ＭＳ１．ＭＳＯ
，ＭＰＸの各信号設定により、各記憶装置に対し第４図
の最下段に示すようにアドレスＭＡ２３〜０が出力され
、そのうちＤ−’ＲＡＭが選択されたときその出力が２
回に分かれているため、アドレスデータの途中に破線が
記入されている。なお、第４図の各符号は第３図に示す
とおりである。このように第３図でＭＳＯ，ＭＳＩ、Ｍ
ＰＸによって行われた選択は第２図に示すとおりである
。
３１５〜８が出力され、ＭＳＯが“Ｉ］”のときＹ７〜
０にアドレスビットＡ３１６〜９が出力される。即ち、
データ選択器１２−１はＤ−ＲＡＭｎが選択されたとき
のマルチプレックスの後半のアドレスのための選択器で
ある。このように選択された後半アドレスとアドレスビ
ットＡＢ１７と、アドレスビットＡＢ８〜０がデータ選
択器１２−２で選択される。そして前記ＭＳ１．ＭＳＯ
，ＭＰＸの各信号設定により、各記憶装置に対し第４図
の最下段に示すようにアドレスＭＡ２３〜０が出力され
、そのうちＤ−’ＲＡＭが選択されたときその出力が２
回に分かれているため、アドレスデータの途中に破線が
記入されている。なお、第４図の各符号は第３図に示す
とおりである。このように第３図でＭＳＯ，ＭＳＩ、Ｍ
ＰＸによって行われた選択は第２図に示すとおりである
。
次にｎ個の楽音発生器を制御するため、第１図に示す実
行制御回路３とアドレス制御回路１２との間にワード数
ｎのメモリを挿入する場合の構成を第５図に示す。この
図において、ワード数ｎのバンクメモリは特に図示しな
いが、第１図を展開すれば良い。第５図において、６１
はワード数ｎの周波数ナンバメモリ、１３はワード数ｎ
の状態メモリを示す。また７１は加算器、７２は累算結
果バッファメモリを示し、両者で公知の累算手段を形成
する。実行制御回路３は周波数ナンバメモリ６１に対し
、鍵情報に応じた周波数ナンバを楽音発生器毎に格納す
る。また状態メモリ１３に対しアドレス制御回路３を制
御するようにアドレッシング形式変更情報ＭＳを、各楽
器発生毎に格納する。実行制御回路は楽音発生を時分割
で制御することにより、所定の楽音を得ることが出来る
。
行制御回路３とアドレス制御回路１２との間にワード数
ｎのメモリを挿入する場合の構成を第５図に示す。この
図において、ワード数ｎのバンクメモリは特に図示しな
いが、第１図を展開すれば良い。第５図において、６１
はワード数ｎの周波数ナンバメモリ、１３はワード数ｎ
の状態メモリを示す。また７１は加算器、７２は累算結
果バッファメモリを示し、両者で公知の累算手段を形成
する。実行制御回路３は周波数ナンバメモリ６１に対し
、鍵情報に応じた周波数ナンバを楽音発生器毎に格納す
る。また状態メモリ１３に対しアドレス制御回路３を制
御するようにアドレッシング形式変更情報ＭＳを、各楽
器発生毎に格納する。実行制御回路は楽音発生を時分割
で制御することにより、所定の楽音を得ることが出来る
。
［発明の効果］
このよ・うにして本発明によると、波形データ記憶装置
の形式がＲＯＭ、Ｄ−ＲＡＭなど何のような形式のもの
であっても、楽音発生器と対応させて選定・使用し、ア
ドレス設定を行えば良く、システム設計に汎用性が高く
なる。。
の形式がＲＯＭ、Ｄ−ＲＡＭなど何のような形式のもの
であっても、楽音発生器と対応させて選定・使用し、ア
ドレス設定を行えば良く、システム設計に汎用性が高く
なる。。
６・−・周波数ナンバ回路
７−・累算手段
１２−・アドレス制御回路
４０−・波形データ記憶装置
Claims (1)
- 【特許請求の範囲】 複数の鍵を有する鍵盤と所望の音色を設定する複数の音
色選択スイッチと、それらを走査して得られた鍵・音色
情報に応じて各種の制御信号を送出する制御回路と、鍵
情報に応じた周波数ナンバを楽音発生器に対応させて格
納する周波数ナンバ回路と、該周波数ナンバ回路の出力
値を累算する累算手段とを具備し、前記鍵情報に応じた
アドレスにより予め格納されている波形データ記憶装置
のデータを読出して、複数の楽音発生器により所望の楽
音を発生する電子楽器において、 前記鍵情報に応じたアドレスを波形データ記憶装置にお
ける所望波形データが記憶されている個所の使用アドレ
ス形式に変換するアドレス制御回路を具備し、 該アドレス制御回路は前記制御回路により制御されて、
波形データ記憶装置をアクセスするアドレス形式を楽音
発生器に対応させて変更することを特徴とする電子楽器
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039768A JP2924965B2 (ja) | 1989-02-20 | 1989-02-20 | 電子楽器 |
| US07/479,492 US5081897A (en) | 1989-02-20 | 1990-02-13 | Electronic musical instrument having waveform memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039768A JP2924965B2 (ja) | 1989-02-20 | 1989-02-20 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219098A true JPH02219098A (ja) | 1990-08-31 |
| JP2924965B2 JP2924965B2 (ja) | 1999-07-26 |
Family
ID=12562114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039768A Expired - Fee Related JP2924965B2 (ja) | 1989-02-20 | 1989-02-20 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924965B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267597A (ja) * | 1985-09-19 | 1987-03-27 | カシオ計算機株式会社 | 外部音波形記憶装置 |
| JPS62103094U (ja) * | 1985-12-13 | 1987-07-01 | ||
| JPS62164153A (ja) * | 1986-01-16 | 1987-07-20 | Ricoh Co Ltd | アドレス形式を選択できる半導体集積回路装置 |
| JPS6345593U (ja) * | 1986-09-10 | 1988-03-28 |
-
1989
- 1989-02-20 JP JP1039768A patent/JP2924965B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267597A (ja) * | 1985-09-19 | 1987-03-27 | カシオ計算機株式会社 | 外部音波形記憶装置 |
| JPS62103094U (ja) * | 1985-12-13 | 1987-07-01 | ||
| JPS62164153A (ja) * | 1986-01-16 | 1987-07-20 | Ricoh Co Ltd | アドレス形式を選択できる半導体集積回路装置 |
| JPS6345593U (ja) * | 1986-09-10 | 1988-03-28 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924965B2 (ja) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |