JPH02217945A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮丘立１ 本発明はキャッシュメモリシステムに関し、特に仮想メ
モリシステムに用いられる論理アドレスキャッシュにお
ける主記憶とのデータの一致性制御に関する。

従来技術 プロセッサと、大容量で低速の主記憶との間に小容量の
高遠なバッファストアを設置することにより、実効的な
主記憶のアクセス時間を高速化する、いわゆるキャッシ
ュメモリと呼ばれる方法が計算機システムにおいて広く
用いられている。

仮想メモリシステムのキャッシュメモリにおいては、プ
ロセッサの出力する論理アドレスを物理アドレスに変換
し、その物理アドレスで主記憶をアクセスする方法があ
る。

通常、このアドレス変換にはＴ　Ｌ　Ｂ　（Ｔｒａｎｓ
ｌａｔｅ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）を用い
てアドレス変換時間の短縮化を図っているが、ＴＬＢに
よるアドレス変換でも依然として数十〜数百ｎｓが費さ
れる。

したがって、仮想メモリシステムにキャッシュメモリを
配置する場合、プロセッサの出力する論理アドレスから
のアクセス時間は、物理アドレスによってキャッシュメ
モリのアドレスタグを参照する方式、いわゆる物理アド
レスキャッシュ方式よりも、キャッシュメモリのアドレ
スタグを論理アドレスによって直接参照する方式、いわ
ゆる論理アドレスキャッシュ方式のほうが短くてすむ。

また、複数のプロセッサが夫々独立したキャッシュメモ
リを持ち、１つの主記憶を共存しているシステム、ある
いはプロセッサが個々に管理せず、プロセッサ以外によ
る主記憶アクセスを周辺装置などが行うシステムでは、
キャッシュメモリと主記憶との一致性制御を行わなけれ
ばならない。

論理アドレスキャッシュ方式の場合、このキヤ・ソシュ
メモリと主記憶との一致性制御としては、キャッシュメ
モリと直接接続されているプロセッサ以外による主記憶
アクセスがあったときにキャッシュメモリの内容を全て
消去する方法や、オペレーションシステム（Ｏ３）によ
って、タスクの切替え時にキャッシュメモリの内容を全
て消去する方法がある。

このような従来のキャッシュメモリシステムでは、キャ
ッシュメモリへのアクセスを論理アト１ノスキャッシュ
方式により行う場合、キャッシュメモリと主記憶との一
致性制御において、キャッシュメモリのデータと主記憶
のデータとの不一致がないとき、あるいはキャッシュメ
モリのデータと主記憶のデータとの不一致が少数である
ときでもキャッシュメモリの内容が全て失われてしまい
、キャッシュメモリ内の大部分の有効データが断続的に
利用できなくなり、プロセッサの実効的な主記憶のアク
セス時間を十分に高速化することができないという欠点
がある。

ｉ匪Ω且皇 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、プロセッサの実効的な主記憶のアクセス
時間を十分に高速化することができるキヤ・ツシュメモ
リシステムの提供を目的とする。

魚１［ユ］−戒 本発明によるキャッシュメモリシステムは、主記憶から
のデータをブロック単位で格納するデータ格納手段と、
前記データ格納手段の各ブロックに対応する論理アドレ
スを保持し、プロセッサからの論理アドレスにより参照
されるアドレス保持手段とが複数のプロセッサ各々に設
けられたキャッシュメモリシステムであって、前記デー
タ格納手段に格納されたデータの前記プロセッサにおけ
る管理情報を前記データ格納手段の各ブロックに対応し
て保持する管理情報保持手段と、前記プロセッサからの
前記データ格納手段に対するパージ要求に伴う管理情報
と、前記管理情報保持手段に保持された管理情報とを比
較する比較手段と、前記比較手段により一致が検出され
た前記データ格納手段のブロックを無効化する無効化手
段とを設けたことを特徴とする。

夫■」 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る４図において、本発明の一実施例では複数のプロセッ
サユニット（バス接続型マルチプロセッサシステム＞ｌ
ａ〜ＩＣおよび複数のＩ１０チャネル６ａ、６ｂを有し
、プロセッサユニット１ａ〜ＩＣとＩ１０チャネル６ａ
、６ｂとは同一のバス（外部バス１００）を使用して主
記憶５をアクセスする単一バス方式が用いられている。

プロセッサユニット１ａはプロセッサ２ａと、キャッシ
ュメモリ３ａと、Ｔ　Ｌ　Ｂ　４．　ａとから構成され
、外部バス１００に接続されている。ここで、プロセッ
サユニットｌｂ、ｌｃもプロセッサユニット１ａと同じ
構成となっている。

外部バス１００にはさらに主記憶５と、Ｉ／′０チャネ
ル６ａ、６ｂと、プロセッサユニット１ｂ。

１ｃとが接続されている。

第２図は第１図のキャッシュメモリ３ａの訂紹な構成を
示すブロック図である１図において、本発明の一実施例
ではキャッシュメモリ３ａにおいてダイレクトマツプ方
式（コングルーエンド方式）が用いられている。

キャッシュメモリ３ａには主記憶５のデータを複写して
保持する複数のブロックからなるバッファストア３０ａ
と、論理アドレスの表示を保持するためのアドレスタグ
３１．　ａと、バッファストア３０ａに保持されたデー
タが有効か否かを示すバリッドビット３２ａと、プロセ
ッサ２ａが出力する符号化されたタスク番号表示あるい
は符号化された領域情報を保持するためのパージタグ３
３ａと、論理アドレスの上位アドレスとアドレスタグ３
１ａからの出力信号とを比較するための比較器３４ａと
、制御部３５ａとにより構成されている。

尚、プロセッサユニットｌｂ、ｌｃのキャッシュメモリ
もプロセッサユニット１ａのキャッシュメモリ３ａと同
じ構成となっている。

これら第１図および第２図を用いて本発明の一実施例の
動作について説明する。

本発明の一実施例による仮想メモリシステムにおいては
、オペレーションシステム（Ｏ８）の管理下で各プロセ
ッサユニット１ａ〜１ｃおよび各Ｉ１０チャネル６ａ、
６ｂが動作する。

このオペレーションシステムはマルチプロセッサでのマ
ルチタスク、あるいは主記憶５の領域をタスク単位に管
理するＲ能をサポートしており、タスク切替え時、もし
くは主記憶５の領域割付は時や各タスクの共通領域デー
タの更新時にはキャッシュメモリ３ａのデータと主記憶
５のデータとの不一致が発生ずる可能性があるため、キ
ャッシュメモリ３ａのパージ命令を発行する。

プロセッサ２ａは内部レジスタ（図示せず）に符号化さ
れたタスク番号表示、もしくは現在アクセスしている主
記憶５の符号化されたｆＡ域情報（以下パージ情報とす
る）を保持しており、主記憶５のデータを参照するとき
に論理アドレスをアドレスバス１０１に出力するととも
に、パージ情報をパージ情報バス１０３に出力する。

また、プロセッサ２ａはパージ命令を実行すると、該パ
ージ命令の対象であるパージ情報をパージ情報バス１０
３に出力するとともに、パージ要求信号１０４を出力す
る。

通常、プロセッサ２ａが主記憶５のデータを参照しよう
とする場合、キャッジ、ユメモリ３ａがアドレスバス１
０１上の論理アドレスによって参照されるのと同時に、
”［’　Ｌ　Ｂ　４　ａによってアドレスバス１０１上
の論理アドレスの物理アドレスへの変換も開始される。

キャッシュメモリ３ａでは論理アドレスがアドレスバス
１０１に出力されると、バッファストア３０ａをブロッ
ク単位にアクセスするためにアドレスバス１０１上の論
理アドレスを上位アドレス１３１と下位アドレス１３２
とに分け、下位アドレス１３２によってバッファストア
３０ａとアドレスタグ３１ａとバリッドビット３２ａと
バージタグ３３ａとをアクセスする。

下位アドレス１３２によってアドレスタグ３１ａから続
出された内容と上位アドレス１３１とを比較器３４ａで
比較し、比較器３４ａで一致が検出されるとヒツト信号
１３３を制御部３５ａに出力する。

一方、下位アドレス１３２によってバリッドビット３２
ａから読出されたバリッド信号１３４も制御部３５ａに
出力される。

制御部３５ａでは比較器３４ａからヒツト信号１３３が
入力され、かつバリッドビット３２ａからのバリッド信
号１３４が有効を示すときにバッファストア３０ａに有
効なデータがあると判断し、バッファストア３０ａから
データを読出してデータバス１０２に出力させるととも
に、プロセッサ２ａにデータの準備ができたことを知ら
せるためにレディ信号１０５を出力する。

また、制御部３５ａでは比較器３４．　ａからヒツト信
号１３３が入力されないか、あるいはバリッドビット３
２ａからのバリッド信号１３４が無効を示すときにバッ
ファストア３０ａに有効なデータがないと判断し、ＴＬ
Ｂ４ａで変換された物理アドレスによって主記憶５をア
クセスするために外部バス１００に対して外部バス使用
要求１０６を出力する。

この後に、主記憶５をアクセスし、１記＋１５のデータ
をデータバス１０２を経由してプロセッサ２ａに渡せる
状態となったときにレディ信号１０５をプロセッサ２ａ
に出力すると同時に、下位アドレス１３２で示されるバ
・ｙノアストア３０ａのブロックに対してデータを書込
むとともに、アドレスタグ３１ａに上位アドレス１３１
を書込んで、バリッドビット３２ａを有効を示すように
セットし、パージタグ３３ａにパージ情報バス１０３の
内容を書込む。

上述のように、プロセッサ２ａにより主記憶５のデータ
の参照が繰返されると、キャッシュメモリ３ａには主記
憶５のデータがブロック単位に複写され、キャッシュメ
モリ３ａの容藍分だけ蓄積されるとともに、そのブロッ
クに対応するパージ情報がバージタグ３３２１に保持さ
れる。

プロセッサ２ａがパージ命令を実行すると、プロセッサ
２ａからのパージ情報がパージ情報バス１０３を経由し
てキャッシュメモリ３ａおよび外部バス１００に出力さ
れ′るとともに、プロセッサ２ａからのパージ要求信号
１０４がキャッシュメモリ３ａおよび外部バス１００に
出力される。

キャッシュメモリ３ａでは外部バス１００からもパージ
情報およびパージ要求信号１０４を受付けるので、プロ
セッサユニット１ａ〜ＩＣいずれのプロセッサからパー
ジ要求が出力されても、該パージ要求のパージが行われ
る。

キャッシュメモリ３ａ内のバージタグ３３ａは連想メモ
リ（Ｃｏｎｔｅｎｔ　Ａｄｄｒｅｓｓａｂｌｅ　ＭｅＩ
ｌｏｒｙ）で構成され、パージ要求信号１０４を受付け
たときにはパージ情報バス１０３を介して入力されるパ
ージ情報と、バージタグ３３ａに保持されている全ての
パージ情報とを比較し、パージ情報バス１０３の内容と
バージタグ３３ａの内容とが一致すると、致したブロッ
クに対応するクリア信号１３５をバリッドビット３２ａ
に出力する。

バリッドビット３２ａはバッファストア３０ａのブロッ
クに対応しているので、バージタグ３３ａからクリア信
号１３５が入力されると、クリア信号１３５が出力され
たブロックに対応する部分を無効を示すようにセットす
る。これにより、バッファストア３０ａの対応するブロ
ックが無効化される。

このように、バッファストア３０ａに主記憶５のデータ
が書込まれたときのパージ情報をデータが書込まれたプ
ロ・１りに対応してバージタグ３３ａに格納しておき、
キャッシュメモリ３ａのデータと主記憶５のデータとの
不一致が発生する可能性があるタスク切替え時、もしく
は主記憶５の領域割付は時や各タスクの共通領域データ
の更新時に発行されるパージ要求のパージ情報とバージ
タグ３３ａのパージ情報との一致が検出されたブロック
を無効化するようにすることによって、パージ要求が発
行されたときにタスク間あるいはタスクなどで使用した
領域部分に対応するキャッシュメモリ３ａのデータのみ
をパージすることができる。

よって、キャッシュメモリ３ａに保持された不一致が発
生していない大部分の有効データをそのまま残すことが
できるため、プロセッサ２ａの実効的な主記憶５のアク
セス時間を十分に高速化することができる。

艦！眩り艷１ 以上説明したように本発明によれば、主記憶からのデー
タが格納されるデータ格納手段の各ブロックに対応して
保持された管理情報とパージ要求に伴う管理情報とを比
較し、この比較により一致が検出されたブロックを無効
化するようにすることによって、プロセッサの実効的な
主記憶のアクセス時間を十分に高速化することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のキャッシュメモリの訂細な構成を示すブ
ロック図である。 主要部分の符号の説明 １ａ〜ＩＣ・・・・・・プロセッサユニット２ａ・・・
・・・プロセッサ ３ａ・・・・・・キャッシュメモリ ５・・・・・・主記憶 ６ａ、６ｂ・・・・・・Ｉ１０チャネル３０ａ・・・・
・・バッファストア ３２ａ・・・・・・バリッドピット ３３ａ・・・・・・バージタグ ３５ａ・・・・・・制御部

Claims (1)

【特許請求の範囲】
1. （１）主記憶からのデータをブロック単位で格納するデ
   ータ格納手段と、前記データ格納手段の各ブロックに対
   応する論理アドレスを保持し、プロセッサからの論理ア
   ドレスにより参照されるアドレス保持手段とが複数のプ
   ロセッサ各々に設けられたキャッシュメモリシステムで
   あって、前記データ格納手段に格納されたデータの前記
   プロセッサにおける管理情報を前記データ格納手段の各
   ブロックに対応して保持する管理情報保持手段と、前記
   プロセッサからの前記データ格納手段に対するパージ要
   求に伴う管理情報と、前記管理情報保持手段に保持され
   た管理情報とを比較する比較手段と、前記比較手段によ
   り一致が検出された前記データ格納手段のブロックを無
   効化する無効化手段とを設けたことを特徴とするキャッ
   シュメモリシステム。