JPH0221657A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に大容量
の読み出し専用ＭＯ３型記憶装置の製造方法に関する。

〔従来の技術〕

近年、微細加工技術の進歩により１メガビット以上の大
容量ＭＯ３型記憶装置が量産されている。最近では、さ
らに大容量記憶装置を開発する必要があり、超微細加工
技術ともに、高度なプロセス技術も重要となってきた。

超微細加工技術として脚光を浴びている技術として、ト
レンチ分離法がある。

従来、トレンチ分離技術としては、第３図（ａ）〜（０
）で示される方法が一般的である。

まず、第３図（ａ）に示すように、シリコンからなるＰ
型半導体基板１上に、フィールド絶縁酸化膜２及び記憶
素子形成領域マスク酸化膜１０３゜周辺素子形成領域マ
スク酸化膜４を形成する。

次に第３図（ｂ）に示すように、Ｐ型半導体基板全面に
、多結晶シリコン層を形成する。

次に第３図（Ｃ）に示すように、ホトレジストマスク６
を用いて、記憶素子形成領域に素子分離用の溝を形成す
る。

次に第３図（ｄ）に示すように、ホトレジストマスク６
を有機溶剤で剥離し、溝７の表面に厚さ１０〜１１００
ｎ程度の熱酸化膜８を形成するため熱酸化したのち、高
リフロー性絶縁膜９、例えばＢＰＳＧ　（ボロン不純物
を含有したリンケイ酸ガラス）を基板全面に堆積させる
。

次に第３図（ｅ）に示すように、高温下、例えば９００
°Ｃ〜１１００°Ｃで熱処理を行うことにより、高リフ
ロー性絶縁膜９のリフローを行なう。

次に第３図（ｆ）に示すように、高リフロー性絶縁膜を
異方性エツチングによりエッチバックして、多結晶シリ
コン層５の上面より高リフロー性絶縁膜９表面が低くな
るまで除去する。このとき多結晶シリコン層５がエツチ
ング阻止層となる。

次に第３図（ｇ）に示すように、前工程で露出した多結
晶シリコン層５を除去したのち、マスク酸化膜３及び４
を除去し、半導体基板のすくなくとも活性領域（素子形
成領域）表面を露出させる。

しかるのち、第３図（ｈ）に示すように、半導体基板の
活性領域表面を熱酸化することにより、厚さ１０〜１０
０　ｎｍ程度のゲート酸化膜１０（記憶素子形成領域）
及び１１（周辺素子形成領域）を形成する。従来、この
ゲート酸化膜形成工程では、高リフロー性絶縁膜９から
活性領域表面への不純物アウト・デイフュージョン（Ｏ
ｕｔｄｉｆｆｕｓｉｏｎ）が発生し、活性領域表面の不
純物濃度が不安定になりやすいという問題点があった。

特に、このアウト・デイフュージョンはリンネ鈍物によ
る影響が指摘されており、ゲート酸化を７００℃程度の
低温酸化を行なうなどして、アウト・デイフュージョン
抑制を行なっていた。しかしながら低温酸化では良好な
絶縁膜質をもつゲート酸化膜を形成することが困難であ
り、デバイスの信頼性上重大の問題があった。

次に第３図（ｉ）に示すように周辺トランジスタのしき
い値制御を行なうため周辺素子形成領域に不純物イオン
注入をホトレジストマスク１２を用いて行なう。

次に第３図（ｊ）に示すように、リン含有多結晶シリコ
ン層１３を形成し、さらに、モリブデンシリサイドある
いはタングステンシリサイド等をスパッタ被着して金属
シリサイド層１４を形成する。

次に第３図（ｋ）に示すように、ホトレジストマスク１
５を用いてパターニングを行ない、ゲート電極を形成す
る。

次に第３図＜ｉ＞に示すように、ホトレジストマスク１
６を用いて選択された記憶素子のみに、ゲート電極を形
成しているリン含有多結晶シリコン層１３及び金属シリ
サイド層１４を透過できる程度の加速電圧で、不純物イ
オン注入により不純物層１７を設け、コード書き込みを
する。

次に第３図（ｍ）に示すように、半導体基板全面に層間
絶縁間１８を成長する。

次に第３図（ｎ）に示すように、９００℃〜１０００°
Ｃの高温下で熱処理を行なうことにより眉間絶縁膜１８
のリフローを行なう。さらに、ホトレジストマスク１つ
を用い、コンタクト開孔２０を形成する。

最後に、第３図（ｏ）に示すように、アルミニウム配線
２１を選択的に形成して終了する。

以上の説明では、便宜上、ソース・ドレイン領域の形成
工程の説明は省略した。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置の製造方法は、素子分離
用の溝を高リフロー性絶縁膜で埋めたのちゲート酸化膜
を形成するので、この高リフロー性絶縁膜から、活性領
域表面への不純物のアウト、デイフュージョンが発生し
、活性領域表面の不純物濃度が不安定になりやすく、ト
ランジスタのしきい値制御性を著しく低下させていた。

本発明の目的は、しきい値制御性の良い半導体記憶装置
の製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の半導体記憶装置の製造方法は、半導体基板の活
性領域上にゲート絶縁膜を形成する工程と、前記半導体
基板全面に多結晶シリコン層を形成する工程と、前記活
性領域のうちすくなくとも記憶素子形成領域上で、前記
記憶素子形成領域上の前記多結晶シリコン層及び前記ゲ
ート絶縁膜を選択的に除去するとともに、前記半導体基
板に溝を形成する工程と、前記溝表面及び前記多結晶シ
リコン層表面に酸化シリコン膜を形成する工程と、前記
半導体基板全面に高リフロー性絶縁膜を成長し、高温熱
処理を施すことにより、リフローし、前記溝領域を埋め
込む工程と、前記リフロー性絶縁膜を、前記記憶素子形
成領域の多結晶シリコン層上面以下になるまでエッチバ
ックする工程と、前記半導体基板全面に導電層を被着す
る工程と、前記導電層及び前記多結晶シリコン層を選択
除去することにより所定のパターンに整形加工してゲー
ト電極を形成する工程とを含むというものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（ｍ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの断面図である
。

まず、第１図（ａ）に示すように、シリコンからなるＰ
型半導体基板１上にフィールド酸化膜２及び記憶素子形
成領域及び周辺素子形成領域にそれぞれゲート酸化膜２
２及び２３を形成する。

次に第１図（ｂ）に示すように、ホトレジストマスク２
４を用いて周辺素子形成領域に不純物イオン注入を行な
い周辺トランジスタのしきい値制御を行なう。

次に第１図（Ｃ）に示すように、半導体基板全面に多結
晶シリコン暦５を成長する。

次に第１図（ｄ）に示すようにホトレジストマスク６を
用いて、記憶素子形成領域に、素子分離用の溝７を形成
する。

次に第１図（ｅ）に示すように、酸化性雰囲気で熱酸化
することにより、厚さ１０〜１１００ｎ程度の熱酸化膜
８を形成し、半導体基板上に高リフロー性絶縁膜９、例
えばＢＰＳＧを厚さ１００〜１１０００ｎ程度堆積する
。尚、この高リフロー性絶縁膜は減圧状態でＣＶＤ法で
形成するのが、この種の溝埋めには最もふされしい手法
である。

次に第１図（ｆ）に示すように、高温下、例えば９００
℃〜１１００℃で熱処理を行なうことにより、高リフロ
ー性絶縁膜９のリフローを行なう、この熱処理は、窒素
雰囲気で行なうのが好ましい。

次に第１図（ｇ）に示すように、多結晶シリコン層５の
上面より高リフロー性絶縁膜９の表面が下になるまで、
異方性エツチングによりエッチバックを行なう、多結晶
シリコン層らがこのエツチングの阻止層となる。これに
より、多結晶シリコン層５の上表面を露出させ、その後
、多結晶シリコン層を透過しない程度の不純物、たとえ
ばリンネ鈍物イオン注入を行なう、（注入量は１×１０
１５〜Ｉ　Ｘ　１０１７／−程度である）この後、８０
０°Ｃ〜１０００℃程度の熱処理を行ない、不純物の活
性化を図り、多結晶シリコ層の低抵抗化を行なう。

次に、第１図（ｈ）に示すように、半導体基板全面に、
例えばタングステンシリサイド層２５として示した導電
層をスパッタあるいはＣＶＤ法により被着形成する。尚
、この前に、多結晶シリコン層５とタングステンシリサ
イド層２５との接触面の接触性を良くするために、バッ
フアート・フッ酸等で前処理エツチングを行なう方が良
い。

次に第１図（ｉ）に示すように、ホトレジストマスク１
５を用い、タングステンシリサイド層２５及び多結晶シ
リコン層５を選択的に除去することにより、ゲート電極
としてのパターン化を行なう。通常、この後でソース及
びドレイン領域形成用の不純物イオン注入をゲート電極
をマスクに行ない、活性化熱処理が行なわれる。

次に、第１図（ｊ）に示すようにホトレジストマスク１
６を用い選択された記憶素子のみに、ゲート電極を形成
している多結晶シリコン層５及びタングステンシリサイ
ド層２５を透過できる程度の加速電圧で不純物イオン（
たとえばリンネ鈍物）を半導体基板表面の活性領域に注
入することにより、コード書き込みをする。

次に第１図（ｋ）に示すように、半導体基板全面に眉間
絶縁膜１８を形成する。ここで眉間絶縁膜としては、Ｐ
ＳＧ　（リンケイ酸ガラス）を厚さ５００ｎｒｎ〜１１
０００ｎ程度被着する。

次に第１図Ｍｌ’）に示すように、高温熱処理（例えば
９００℃〜１０００℃）を行ない層間絶縁膜１８のリフ
ローを行ない、さらにホトレジストマスク１つを用いて
コンタクト開孔２０を形成する。

最後に、アルミニウム配線２１を形成して、完了する。

記憶素子形成領域の素子分離用の溝を埋め込むための高
リフロー性絶縁膜をエッチバックする際の、エツチング
の阻止層として用いている多結晶シリコン層をゲート電
極として用い、高リフロー性絶縁膜で溝を埋め込んだの
ち、ゲート酸化膜を形成する必要がないので、アウト・
デイフュージョンによるしきい値制御性の低下という問
題は発生しない。又、第３図（ｇ）、（ｈ）を用いて説
明した従来例の工程が不要となり、製造工程が簡略化さ
れる。

第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に配置した半導体チップの断面図である
。

第２図（ａ）は高リフロー性絶縁膜９を熱処理してリフ
ローした状態の図であり、第１図（ｆ）と同じである。

次に、第２図（ｂ）に示すように、多結晶シリコン層５
の上面より高リフロー性絶縁膜９の表面が下になるまで
異方性エツチングによりエッチバックを行ない溝埋め込
みを完了する。

次に第２図（ｃ）に示すように、半導体基板に他の多結
晶シリコン層２６をＣＶＤ法により被着する。尚、この
前段階で多結晶シリコン層５と、他の多結晶シリコン層
２６との接触性を良くするために、バッフアート・フッ
酸等で前処理エツチングを行なう方が好ましい。次に、
他の多結晶シリコンＮ２６上から、ｎ型不純物たとえば
リンの熱拡散、あるいはイオン注入を行なうことにより
、多結晶シリコン層５．３６の低抵抗化を行なう。この
後の工程は、第１の実施例に準じたプロセスを経ること
でデバイス製造が完了する。この実施例は第１の実施例
同様、ゲート酸化膜形成工程における埋め込み用高リフ
ロー性絶縁膜からの活性領域表面への不純物のアウト・
デイフュージョンが防止でき、ｌ−ランジスタしきい値
の制御性が向上する。

さらに、第１の実施例では、シリサイドゲートプロセス
における説明を行なったが、第２の実施例ではシリコン
ゲートプロセスに適用した場合であり、従来プロセスと
の融合性も良く、簡便なプロセスとなる。

〔発明の効果〕

以上説明したように本発明は、記憶素子形成領域の素子
分離用の溝を埋め込むための高リフロー性絶縁膜をエッ
チバックする際の、エツチング阻止層として用いている
多結晶シリコン層を、ゲート電極として用い、高リフロ
ー性絶縁膜で溝を埋込んだのちにゲート酸化膜を形成す
る工程を有していないので従来法で問題があった、埋め
込み用高リフロー性絶縁膜からの活性領域表面への不純
物のアウト・デイフュージョンが防止でき、しきい値制
御性が向上し、再現性よく半導体記憶装置を製造できる
効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｍ）、第２図（ａ）〜（ｃ）及び第３
図（ａ）〜（０）はそれぞれ第１の実施例、第２の実施
例及び従来例を説明するための工程順に配置した半導体
チップの断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド絶縁酸化
膜、３・・・記憶素子形成領域マスク酸化膜、４・・・
周辺素子形成領域マスク酸化膜、５・・・多結晶シリコ
ン層、６・・・ホトレジストマスク、７・・・溝、８・
・・熱酸化膜、９・・・高リフロー性絶縁膜、１０．１
１・・・ゲート酸化膜、１２・・・ホトレジストマスク
、１３・・・リン含有多結晶シリコン層、１４・・・金
属シリサイド層、１５．１６・・・ホトレジストマスク
、１７・・・不純物層、１８・・・層間絶縁膜、１つ・
・・ホトレジストマスク、２０・・・コンタクト開孔、
２１・・・アルミニウム配線、２２．２３・・・ゲート
酸化膜、２４・・・ホトレジストマスク、２５・・・タ
ングステンシリサイド層。 図 筋 ？ 霞 力 ズ 第 図 懲 図

Claims (1)

【特許請求の範囲】
1. 　半導体基板の活性領域上にゲート絶縁膜を形成する工
   程と、前記半導体基板全面に多結晶シリコン層を形成す
   る工程と、前記活性領域のうちすくなくとも記憶素子形
   成領域上で、前記記憶素子形成領域上の前記多結晶シリ
   コン層及び前記ゲート絶縁膜を選択的に除去するととも
   に、前記半導体基板に溝を形成する工程と、前記溝表面
   及び前記多結晶シリコン層表面に酸化シリコン膜を形成
   する工程と、前記半導体基板全面に高リフロー性絶縁膜
   を成長し、高温熱処理を施すことにより、リフローし、
   前記溝領域を埋め込む工程と、前記リフロー性絶縁膜を
   、前記記憶素子形成領域の多結晶シリコン層上面以下に
   なるまでエッチバックする工程と、前記半導体基板全面
   に導電層を被着する工程と、前記導電層及び前記多結晶
   シリコン層を選択除去することにより所定のパターンに
   整形加工してゲート電極を形成する工程とを含むことを
   特徴とする半導体記憶装置の製造方法。