JPH0221638A - プログラマブルタイルを用いる集積回路 - Google Patents
プログラマブルタイルを用いる集積回路Info
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- JPH0221638A JPH0221638A JP1059499A JP5949989A JPH0221638A JP H0221638 A JPH0221638 A JP H0221638A JP 1059499 A JP1059499 A JP 1059499A JP 5949989 A JP5949989 A JP 5949989A JP H0221638 A JPH0221638 A JP H0221638A
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Classifications
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は集積回路の設計及びレイアウトに関するもので
、特に設計及びレイアウト過程を単純化し、高密度であ
ってしかもその機能を容易かつ廉価に変更し得るような
タイル要素を用いることを特徴とする集積回路構造に関
する。
、特に設計及びレイアウト過程を単純化し、高密度であ
ってしかもその機能を容易かつ廉価に変更し得るような
タイル要素を用いることを特徴とする集積回路構造に関
する。
〈従来の技術〉
集積回路を開発する際の、論理設計及び回路部品のレイ
アウトからなる２つの過程は互いに密接に関わりあって
いる。現在多数の設計及びレイアウトの手法が用いられ
ているが、それぞれ一長一短を有している。成るものは
、設計の容易さ及びまたはチップの論理構造及びレイア
ウトの変更の容易性を特徴とし、また他の成るものは全
体的なチップの集積度を高め得ることを特徴としている
。
アウトからなる２つの過程は互いに密接に関わりあって
いる。現在多数の設計及びレイアウトの手法が用いられ
ているが、それぞれ一長一短を有している。成るものは
、設計の容易さ及びまたはチップの論理構造及びレイア
ウトの変更の容易性を特徴とし、また他の成るものは全
体的なチップの集積度を高め得ることを特徴としている
。
例えば、ゲートアレイは、新たに論理設計を行う場合で
も、機能を変更したり単にバグを除去するために設計に
変更を加えたりするような場合に、論理設旧者に対して
高度のフレキシビリティを提供する。ゲートアレイは、
多数の個々のゲートの基礎となる部分を備え、これらを
最終的な幾つかのマスク層を除いて完成した状態とする
ことにより高度なフレキシビリティを生みだすものであ
る。
も、機能を変更したり単にバグを除去するために設計に
変更を加えたりするような場合に、論理設旧者に対して
高度のフレキシビリティを提供する。ゲートアレイは、
多数の個々のゲートの基礎となる部分を備え、これらを
最終的な幾つかのマスク層を除いて完成した状態とする
ことにより高度なフレキシビリティを生みだすものであ
る。
ゲートアレイに於ては、レイアウト過程が大幅に単純化
される。設計者は、事後的マスクプログラミングと呼ば
れる標準的な設計手法を用いることによりゲート要素を
最も上側のいくつかのマスク層により接続するのみで良
い。一般に、２つの金属皮膜と配線膜とからなる最上層
の３つのチップ皮膜により接続状態を変更することがで
き、場合によっては、能動的なゲート要素自体と下側金
属皮膜とを接続する第４の皮膜をも変更することができ
る。
される。設計者は、事後的マスクプログラミングと呼ば
れる標準的な設計手法を用いることによりゲート要素を
最も上側のいくつかのマスク層により接続するのみで良
い。一般に、２つの金属皮膜と配線膜とからなる最上層
の３つのチップ皮膜により接続状態を変更することがで
き、場合によっては、能動的なゲート要素自体と下側金
属皮膜とを接続する第４の皮膜をも変更することができ
る。
しかしながら、事後的なマスクプログラミングは、集積
回路の製造工程に於ける事後的な相互接続過程に関わる
任意のマスク皮膜の変更過程を含む。設計の変更であれ
、バグの発見であれ、回路の変更が必要となった場合、
設計者は単に集積回路のこれらの皮膜を変更し、別のチ
ップ皮膜のレイアウトを変更した場合に必要となるであ
ろう時間及び費用を大幅に節約することができる。
回路の製造工程に於ける事後的な相互接続過程に関わる
任意のマスク皮膜の変更過程を含む。設計の変更であれ
、バグの発見であれ、回路の変更が必要となった場合、
設計者は単に集積回路のこれらの皮膜を変更し、別のチ
ップ皮膜のレイアウトを変更した場合に必要となるであ
ろう時間及び費用を大幅に節約することができる。
しかしながら、同一の構造を有するゲートの基礎となる
部分がアレイ中に多数配設されていることから、ゲート
アレイ自体を特定の論理設計に対してカスタム設計でき
ないという欠点を有する。
部分がアレイ中に多数配設されていることから、ゲート
アレイ自体を特定の論理設計に対してカスタム設計でき
ないという欠点を有する。
即ち、特定の設計を行ったときに多くのゲートが使用さ
れずに、このようなスペースの非効率的な利用によりチ
ップの集積密度が低くなる。
れずに、このようなスペースの非効率的な利用によりチ
ップの集積密度が低くなる。
所Ｘ胃チャンネルレスゲートアレイは、ゲ゛−トの基礎
となる部分の接続線の経路を変更し得るようにすること
により、これらの部分間にスペースを確保しないで済ま
すことができ、無駄なスペースを解消することができる
。この点に関しては、ｆｌｕＩ ｅＬ ａｌ、、
“八 ４．ｌＫ Ｇａｔｅｓ Ｄｏｕｂｌｅ
Ｍｅｔａｌ ＩＩｃＭＯ８Ｓｅａ ｏ［’ Ｇａｔ
ｅｓ Ａｒｒａｙ 、 ＩＥＥＥ １９８５ Ｃｕｓ
Ｌｏｍ ＩｎＬｓｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ
Ｃｏｎｆ’ｅｒｅｎｃｅ、 Ｊｕｎｅ、 １９８
５． ｐｐ、 Ｌ５−１７； ＬＳＩ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｐａｂｒｉ
ｃａＬｉｏｎ Ｔｈｅｒｅｏｒ、 Ｂａ１ｙｏｚ ｅＬ
ａｌ、、或いは米国特許第４．２４９，１９３号明細
書を参照されたい。
となる部分の接続線の経路を変更し得るようにすること
により、これらの部分間にスペースを確保しないで済ま
すことができ、無駄なスペースを解消することができる
。この点に関しては、ｆｌｕＩ ｅＬ ａｌ、、
“八 ４．ｌＫ Ｇａｔｅｓ Ｄｏｕｂｌｅ
Ｍｅｔａｌ ＩＩｃＭＯ８Ｓｅａ ｏ［’ Ｇａｔ
ｅｓ Ａｒｒａｙ 、 ＩＥＥＥ １９８５ Ｃｕｓ
Ｌｏｍ ＩｎＬｓｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ
Ｃｏｎｆ’ｅｒｅｎｃｅ、 Ｊｕｎｅ、 １９８
５． ｐｐ、 Ｌ５−１７； ＬＳＩ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ａｎｄ Ｐａｂｒｉ
ｃａＬｉｏｎ Ｔｈｅｒｅｏｒ、 Ｂａ１ｙｏｚ ｅＬ
ａｌ、、或いは米国特許第４．２４９，１９３号明細
書を参照されたい。
このようなチャンネルレス素子の手法は、従来形式のゲ
ートアレイの技術に対して集積密度を高める上で大きな
改良を可能にするものであるが、依然として特定の設計
に対してカスタム設計されているものでないため、ゲー
トを構成するべき基礎となる部分の成るものが利用され
ずに、成る程度無駄なスペースが残されてしまうのを防
ぐことかできない。このような無駄なスペースは、能動
的なトランジスタ要素の寸法を小さくする余地を縮小し
、連絡用配線の経路のためにチップの大きな面積を用い
なければならず、その動作速度が低下するという欠点が
発生する。
ートアレイの技術に対して集積密度を高める上で大きな
改良を可能にするものであるが、依然として特定の設計
に対してカスタム設計されているものでないため、ゲー
トを構成するべき基礎となる部分の成るものが利用され
ずに、成る程度無駄なスペースが残されてしまうのを防
ぐことかできない。このような無駄なスペースは、能動
的なトランジスタ要素の寸法を小さくする余地を縮小し
、連絡用配線の経路のためにチップの大きな面積を用い
なければならず、その動作速度が低下するという欠点が
発生する。
ゲートアレイを用いる代りに、予め準備された標準的な
セルを選択して用いることが考えられる。
セルを選択して用いることが考えられる。
このような手法の重要な利点は、各標準的セル内部に於
て高い集積密度を達成し得る点にある。但し、標準的な
セル同士を接続するための連絡用配線の配置に用いられ
るチャンネルの集積度をそれ程高めることはできない。
て高い集積密度を達成し得る点にある。但し、標準的な
セル同士を接続するための連絡用配線の配置に用いられ
るチャンネルの集積度をそれ程高めることはできない。
容易に理解できるように、例えばカスタム設計された４
ビツトカウンタセルは、ゲートアレイにより構築された
同等のカウンタに比較して数段高い密度を有する。即ち
、所望の機能を発生するためにどのようなトランジスタ
が用いられるかを予め知っておくことは集積回路の集積
密度を高める上で極めて有用である。しかしながら、標
準的なセル設計手法は少なくとも２つの重要な問題を引
き起こす。第１に、各標準的セルは高密度に集積されて
いても、複雑な機能を設計するめだには、これらの標準
的セル同士を接続するために集積回路上に多大なスペー
スを必要とする。チャンネルを配設するために用いられ
るスペースは、複雑な機能を発生しようとする場合には
、しばしばトランジスタ等の機能的なユニットのために
用いられるスペースを越えてしまう場合もある。
ビツトカウンタセルは、ゲートアレイにより構築された
同等のカウンタに比較して数段高い密度を有する。即ち
、所望の機能を発生するためにどのようなトランジスタ
が用いられるかを予め知っておくことは集積回路の集積
密度を高める上で極めて有用である。しかしながら、標
準的なセル設計手法は少なくとも２つの重要な問題を引
き起こす。第１に、各標準的セルは高密度に集積されて
いても、複雑な機能を設計するめだには、これらの標準
的セル同士を接続するために集積回路上に多大なスペー
スを必要とする。チャンネルを配設するために用いられ
るスペースは、複雑な機能を発生しようとする場合には
、しばしばトランジスタ等の機能的なユニットのために
用いられるスペースを越えてしまう場合もある。
ゲートアレイについて用いられたのと同様に、標準的な
セルに対してもチャンネルレスの手法を適用し得るが、
ゲートアレイの場合に比較して、集積密度を高める上で
それ程有効でない。この点に関しては、Ｒａｚａ ｅｔ
ａｌ、＋“Ｃｈａｎｎｅｌｌｅｓｓ Ａｒｃｈｌｔｅ
ｅｔｕｒｅ： 八 Ｎｅｗ Ａｐｐｒｏａ
ｃｈ Ｆｏｒ ＣＭＯ８５ｔａｎｄａｒｄ Ｃ
ｅＩｆ Ｄｅｓｌｇｎ、 ＩＥＥＥ １９８５ Ｃ
ｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｌｔｓ
Ｃｏｎ１’ｅｒｅｎｃｅ、 Ｊｕｎｅ、 １９８５．
ｐｐ、 １２−１４を参照されたい。
セルに対してもチャンネルレスの手法を適用し得るが、
ゲートアレイの場合に比較して、集積密度を高める上で
それ程有効でない。この点に関しては、Ｒａｚａ ｅｔ
ａｌ、＋“Ｃｈａｎｎｅｌｌｅｓｓ Ａｒｃｈｌｔｅ
ｅｔｕｒｅ： 八 Ｎｅｗ Ａｐｐｒｏａ
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ｅＩｆ Ｄｅｓｌｇｎ、 ＩＥＥＥ １９８５ Ｃ
ｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｌｔｓ
Ｃｏｎ１’ｅｒｅｎｃｅ、 Ｊｕｎｅ、 １９８５．
ｐｐ、 １２−１４を参照されたい。
標準的なセルに対してチャンネルレスの手法を適用する
ことによりそれ程有効な高密度化が達成されないことは
、ゲートアレイと標準的なセルとの間の設計」二の差異
に基くものである。標準的なセルに於ては、セル間に於
て連絡用配線を配設するために特別なスペースを確保す
ることなく、セルの周辺部の小さな領域を用いている。
ことによりそれ程有効な高密度化が達成されないことは
、ゲートアレイと標準的なセルとの間の設計」二の差異
に基くものである。標準的なセルに於ては、セル間に於
て連絡用配線を配設するために特別なスペースを確保す
ることなく、セルの周辺部の小さな領域を用いている。
この手法により、それ程高密度化は達成されないものの
、各セルがカスタム設計されているため、各セル内に於
ては改善の余地が小さい。即ち、従来形式のゲートアレ
イに於ては、機能が決定された後に連絡用配線がそれ程
用いられない部分に於ては、連絡用配線をなすチャンネ
ルを構成するための領域に個々のゲートとなるべき部分
を配設し得ることから、従来形式のゲートアレイは、標
準的なセルに比較して、その集積密度を改善する余地が
ずっと大きい。
、各セルがカスタム設計されているため、各セル内に於
ては改善の余地が小さい。即ち、従来形式のゲートアレ
イに於ては、機能が決定された後に連絡用配線がそれ程
用いられない部分に於ては、連絡用配線をなすチャンネ
ルを構成するための領域に個々のゲートとなるべき部分
を配設し得ることから、従来形式のゲートアレイは、標
準的なセルに比較して、その集積密度を改善する余地が
ずっと大きい。
標準的なセルを用いる技術の第２の欠点は、バグが発見
された場合や機能を変更したい場合に、必要な変更を行
う余地に乏しい点である。セル間の連絡用配線を変更す
る場合以外であっても、機能を変更する余地が小さい。
された場合や機能を変更したい場合に、必要な変更を行
う余地に乏しい点である。セル間の連絡用配線を変更す
る場合以外であっても、機能を変更する余地が小さい。
特定の目的のために設計された標準的なセルに対して極
めて僅かな変更を加えることも極めて困難であり、セル
の多数の皮膜のレイアウトを始めから作り直さなければ
いけない場合が多い。
めて僅かな変更を加えることも極めて困難であり、セル
の多数の皮膜のレイアウトを始めから作り直さなければ
いけない場合が多い。
チップの集積密度を高めるような別の投石手法としては
、各集積回路について完全にカスタム化されたレイアウ
トを用いることがある。当然、このようなカスタム設計
された集積回路は、設計したり変更を加えたりすること
が困難であり、ゲートアレイや標準的なセルを用いる設
計手法に比較してその設計に時間及び費用が余分に必要
となる。
、各集積回路について完全にカスタム化されたレイアウ
トを用いることがある。当然、このようなカスタム設計
された集積回路は、設計したり変更を加えたりすること
が困難であり、ゲートアレイや標準的なセルを用いる設
計手法に比較してその設計に時間及び費用が余分に必要
となる。
カスタム設計に比較してより廉価であってかつよりフレ
キシブルな手法としては論理アレイがある。論理アレイ
は、ゲートアレイと同等のフレキシビリティを、しかし
ながら異なる態様に於て備えている。論理アレイは、ゲ
ートアレイの場合のように、ディスクリートな領域内に
自己充足的に設けられているのとは異なり、集積回路内
に於て、論理ゲート、その入力、出力並びトランジスタ
等の機能的なユニットからなる機能が分布機能として構
築されるのを、多かれすくなかれ容易にすることができ
る。
キシブルな手法としては論理アレイがある。論理アレイ
は、ゲートアレイと同等のフレキシビリティを、しかし
ながら異なる態様に於て備えている。論理アレイは、ゲ
ートアレイの場合のように、ディスクリートな領域内に
自己充足的に設けられているのとは異なり、集積回路内
に於て、論理ゲート、その入力、出力並びトランジスタ
等の機能的なユニットからなる機能が分布機能として構
築されるのを、多かれすくなかれ容易にすることができ
る。
分布は能の概念は、論理設計者にとって、機能的な要素
の人力及び出力の数並びに、場合によっては、その位置
を変更可能にする点で重要である。
の人力及び出力の数並びに、場合によっては、その位置
を変更可能にする点で重要である。
しかしながら、ＰＬＡ、ＰＡＬ等の典型的な論理アレイ
は、機能を比較的僅かに分布させ得るのみである。ＡＮ
Ｄ及びＯＲアレイの各行に沿って設けられた個々のゲー
トの人力の数及び位置を変更し得るものの、２人力ＡＮ
Ｄ１０Ｒゲートを構成する場合でも、１０個の入力を有
するＡＮＤ１０Ｒゲートを構成する場合でも、いずれの
場合にもアレイの行の全長を用いなければならない。し
かも、ゲートを構成するべき部分を、それ自体、アレイ
内に於て移動させることができず、しかもケートレベル
を越えては機能の分布が不可能である。
は、機能を比較的僅かに分布させ得るのみである。ＡＮ
Ｄ及びＯＲアレイの各行に沿って設けられた個々のゲー
トの人力の数及び位置を変更し得るものの、２人力ＡＮ
Ｄ１０Ｒゲートを構成する場合でも、１０個の入力を有
するＡＮＤ１０Ｒゲートを構成する場合でも、いずれの
場合にもアレイの行の全長を用いなければならない。し
かも、ゲートを構成するべき部分を、それ自体、アレイ
内に於て移動させることができず、しかもケートレベル
を越えては機能の分布が不可能である。
これは、積の和が、それぞれアレイの全行及び列を占め
、その結果が、可能な場合、人力としてアレイにフィー
ドバックされなければならないからである。
、その結果が、可能な場合、人力としてアレイにフィー
ドバックされなければならないからである。
しかしながら、記憶ロジックアレイ即ちＳＬＡとして知
られている別の形式のロジックアレイによれば、ＰＬＡ
或いはＰＡＬよりも高度な機能の分布が可能になる。Ｓ
ＬＡは、ＡＮＤ及びＯＲアレイを互いに入り組ませるこ
とができる。更に、ＳＬＡは、アレイの行及び列をセグ
メント化しかつ記憶要素を任意の行／列セグメントに接
続するための手段を提供する。このような特徴は、フレ
キシビリティを制限することなく設計を極めて容易にす
るが、これは、計算の中間的な結果をアレイの別の部分
に於て利用し得るように、孤立した機能を構成すること
によって可能となるものである。この点に関してはＳｔ
ｏ、ｒａｇｅ／Ｌｏｇｉｃ Ａｒｒａｙ、 Ｐａｔ１１
、 Ｐａｔ、 Ｎｏ、 ４．２９３，７８３．
１０−６−８１； Δ５ｙｎｃｈｒｏｎｏｕＳ Ｌ
ｏｇｉｃ 八ｒｒａｙ、 Ｐａｔｉｌ、 ＲＥ
３１，２８７． ６−２１−８３； Ｓｔｏｒａｇｅ
Ｃｅｌ Ｉｓ Ｆｏｒ Ｌｌｓｅ ｉｎ Ｔｗｏ Ｃ
ｏｎｄｕｃｔｏｒ Ｄａｔａ Ｃ。
られている別の形式のロジックアレイによれば、ＰＬＡ
或いはＰＡＬよりも高度な機能の分布が可能になる。Ｓ
ＬＡは、ＡＮＤ及びＯＲアレイを互いに入り組ませるこ
とができる。更に、ＳＬＡは、アレイの行及び列をセグ
メント化しかつ記憶要素を任意の行／列セグメントに接
続するための手段を提供する。このような特徴は、フレ
キシビリティを制限することなく設計を極めて容易にす
るが、これは、計算の中間的な結果をアレイの別の部分
に於て利用し得るように、孤立した機能を構成すること
によって可能となるものである。この点に関してはＳｔ
ｏ、ｒａｇｅ／Ｌｏｇｉｃ Ａｒｒａｙ、 Ｐａｔ１１
、 Ｐａｔ、 Ｎｏ、 ４．２９３，７８３．
１０−６−８１； Δ５ｙｎｃｈｒｏｎｏｕＳ Ｌ
ｏｇｉｃ 八ｒｒａｙ、 Ｐａｔｉｌ、 ＲＥ
３１，２８７． ６−２１−８３； Ｓｔｏｒａｇｅ
Ｃｅｌ Ｉｓ Ｆｏｒ Ｌｌｓｅ ｉｎ Ｔｗｏ Ｃ
ｏｎｄｕｃｔｏｒ Ｄａｔａ Ｃ。
Ｉｕｍｎ ＳＬｒａｇｅ ［、ｏｇｌｃ 八ｒｒ
ａｙｓ、 Ｋｎａｐｐ ｅｔ ａｌ、、 Ｐａ
ｔ。
ａｙｓ、 Ｋｎａｐｐ ｅｔ ａｌ、、 Ｐａ
ｔ。
Ｎｏ、 ４，４４２，５０８． ４−１０−８４；
Ｓｔｏｒａｇｅ Ｌｏｇｉｃ 八ｒｒａｙ１１ａ
ｖｌｎｇ Ｔｗｏ Ｃｏｎｄｕｃｔｏｒ Ｄａｔ
ａ Ｃｏｌｕｍｎ、 Ｋｎａｐｐ ｅｔａｌ、、
米国特許第４．４１４，５４７号明細書を参照されたい
。
Ｓｔｏｒａｇｅ Ｌｏｇｉｃ 八ｒｒａｙ１１ａ
ｖｌｎｇ Ｔｗｏ Ｃｏｎｄｕｃｔｏｒ Ｄａｔ
ａ Ｃｏｌｕｍｎ、 Ｋｎａｐｐ ｅｔａｌ、、
米国特許第４．４１４，５４７号明細書を参照されたい
。
言うまでもなく、ＳＬＡを、ＰＬＡ及びＰＡＬと同様に
用い、かつセグメント化されたアレイの行及び列により
孤立した機能を達成する利益に加えて、単に周辺部に沿
ってではなく、アレイ内部の記憶要素を用いることによ
り、より高速のフィードバック機構を実現し得るという
利益を提供することができる。しかしながら、ＳＬＡの
手法を採用することは、それ自体、カスタム設計に基（
手法に比較して集積回路の集積度を高めることはできな
い。
用い、かつセグメント化されたアレイの行及び列により
孤立した機能を達成する利益に加えて、単に周辺部に沿
ってではなく、アレイ内部の記憶要素を用いることによ
り、より高速のフィードバック機構を実現し得るという
利益を提供することができる。しかしながら、ＳＬＡの
手法を採用することは、それ自体、カスタム設計に基（
手法に比較して集積回路の集積度を高めることはできな
い。
高集積度を達成するのに必要なことは、機能をアレイの
ディスクリートな領域の内部に於て分離するのみでなく
、恐らくはアレイ全体に亘って分布させ得るような基本
的なＳＬＡの手法を実現することである。
ディスクリートな領域の内部に於て分離するのみでなく
、恐らくはアレイ全体に亘って分布させ得るような基本
的なＳＬＡの手法を実現することである。
本発明に於ける好適実施例に於て用いられているような
スタティックなＣＭＯ８技術等の他の技術に対してＳＬ
Ａを適用する試みが従来から行われているが、このよう
な試みは限定された範囲内に於ける局部的な観点のみか
ら分析され、従って充分な高集積化を達成し得ないもの
と考えられていた。例えばＳｍ１Ｌｈ、 ＫｅｎＬ Ｐ
、、 “Ｄｅｓｊｇｎ ｏｆ” Ｒｅｇｕｔａｒ
八ｒｒａｙｓ Ｕｓｉｎｇ ＣＭＯ８ｉｎ ＰＰ
Ｌ、 １９８３ １ＥＩＥＥ ＩｎＬｅｒｎａＬ］
ｏｎａｌ Ｃｏｎｆ’ｅｒｅｎｃｅ ｏｎ Ｃｏ
ｍｐｕｔｅｒ Ｄｅｓｉｇｎ／ＶＬＳＩＩｎ Ｃｏｍ
ｐｕｔｅｒｓ、 ０ｃｔｏｂｅｒ ３１．−Ｎｏｖｅ
ｍｂｅｒ ３．１９８３、を参照されたい。実際、下記
に示されているように、スタティックなＣＭＯ８技術を
用いることは、電力消費の低減、応答の高速化及びノイ
ズに対する低抗力の向」二のみならず、特定の用途に適
合するようにカスタム設計されたものによってのみ可能
であるような全体的な高密度化を可能にする。
スタティックなＣＭＯ８技術等の他の技術に対してＳＬ
Ａを適用する試みが従来から行われているが、このよう
な試みは限定された範囲内に於ける局部的な観点のみか
ら分析され、従って充分な高集積化を達成し得ないもの
と考えられていた。例えばＳｍ１Ｌｈ、 ＫｅｎＬ Ｐ
、、 “Ｄｅｓｊｇｎ ｏｆ” Ｒｅｇｕｔａｒ
八ｒｒａｙｓ Ｕｓｉｎｇ ＣＭＯ８ｉｎ ＰＰ
Ｌ、 １９８３ １ＥＩＥＥ ＩｎＬｅｒｎａＬ］
ｏｎａｌ Ｃｏｎｆ’ｅｒｅｎｃｅ ｏｎ Ｃｏ
ｍｐｕｔｅｒ Ｄｅｓｉｇｎ／ＶＬＳＩＩｎ Ｃｏｍ
ｐｕｔｅｒｓ、 ０ｃｔｏｂｅｒ ３１．−Ｎｏｖｅ
ｍｂｅｒ ３．１９８３、を参照されたい。実際、下記
に示されているように、スタティックなＣＭＯ８技術を
用いることは、電力消費の低減、応答の高速化及びノイ
ズに対する低抗力の向」二のみならず、特定の用途に適
合するようにカスタム設計されたものによってのみ可能
であるような全体的な高密度化を可能にする。
〈課題を解決するための手段〉
本発明に基づ＜ＣＭＯＳセルセットは、スタティックＣ
ＭＯＳタイルのセットを用いることによりＳＬＡ内に於
てサブゲート及び他のサブ機能要素をタイル貼りししか
も事後的なマスクプログラミングの手法により個々の機
能的なユニット（タイル）を変更し得るフレキシビリテ
ィを保持するような機能の高度な分布化を可能にする。
ＭＯＳタイルのセットを用いることによりＳＬＡ内に於
てサブゲート及び他のサブ機能要素をタイル貼りししか
も事後的なマスクプログラミングの手法により個々の機
能的なユニット（タイル）を変更し得るフレキシビリテ
ィを保持するような機能の高度な分布化を可能にする。
機能を記憶ロジックアレイ中に分布させることにより、
本発明は、容易に変更可能であるような高密度の集積回
路の製造を容易に可能にする。しかしなから、以下に説
明するように、このような高密度の集積化は個々のタイ
ル内に於て局部的に達成されるのではなく、集積回路の
全体に亘って達成されるが、これは個々のタイル間の相
互接続線の配線のために必要となる領域を大幅に削減す
ることにより達成されるものである。
本発明は、容易に変更可能であるような高密度の集積回
路の製造を容易に可能にする。しかしなから、以下に説
明するように、このような高密度の集積化は個々のタイ
ル内に於て局部的に達成されるのではなく、集積回路の
全体に亘って達成されるが、これは個々のタイル間の相
互接続線の配線のために必要となる領域を大幅に削減す
ることにより達成されるものである。
本発明は、特定の用途についてカスタム設計された集積
回路の集積密度に近い高度な集積密度を達成し得ると共
に高度に修理可能な特性を保持する。これは、論理及び
または記憶要素からなる標準的なタイルのセットを、記
憶論理アレイの１つ若しくは複数のグリッドに対してマ
ツピングすることにより、標準的なセル、ゲートアレイ
及び論理アレイの手法の利点を組合わせることができる
。
回路の集積密度に近い高度な集積密度を達成し得ると共
に高度に修理可能な特性を保持する。これは、論理及び
または記憶要素からなる標準的なタイルのセットを、記
憶論理アレイの１つ若しくは複数のグリッドに対してマ
ツピングすることにより、標準的なセル、ゲートアレイ
及び論理アレイの手法の利点を組合わせることができる
。
実際、本発明によれば、タイル貼りの手法により、カス
タム設計によって可能となるような高密度な集積度を有
ししかも段別が容易であり、事後マスクプログラミング
の手法により容易に変更し得るような集積回路が初めて
提供される。
タム設計によって可能となるような高密度な集積度を有
ししかも段別が容易であり、事後マスクプログラミング
の手法により容易に変更し得るような集積回路が初めて
提供される。
本発明によれば、新規な論理設計及びレイアウトの手法
を可能にするような、部分的にサブゲート要素からなる
高度に集積化された要素としてのタイルセットを備えて
いる。これらのタイルは、集積回路の設計者に対して、
記憶論理アレイ中にこのようなタイル要素を単に配設す
るのみで高密度の回路を実現可能とし、例えば、事後的
マスクプログラミングの手法によって個々のタイルの機
能を変更し得る可能性を失うことなく、水平に、垂直に
若しくはジグザク状に配列された個々のデ−ト或いはよ
り複合的な機能のみならず互いに直交する論理ゲートを
構築可能とする。
を可能にするような、部分的にサブゲート要素からなる
高度に集積化された要素としてのタイルセットを備えて
いる。これらのタイルは、集積回路の設計者に対して、
記憶論理アレイ中にこのようなタイル要素を単に配設す
るのみで高密度の回路を実現可能とし、例えば、事後的
マスクプログラミングの手法によって個々のタイルの機
能を変更し得る可能性を失うことなく、水平に、垂直に
若しくはジグザク状に配列された個々のデ−ト或いはよ
り複合的な機能のみならず互いに直交する論理ゲートを
構築可能とする。
成る面について見れば、本発明の好適実施例は、フリッ
プフロップ等の記憶要素及びサブゲート要素或いはデク
リメンタ、加算器或いはＡＬＵ等の論理要素からなるス
タティックＣＭＯＳタイルのセットからなっている。こ
のタイルセットは、新規であるばかりでなく、設計及び
変更が容易であるような極めて高密度の集積回路を実現
可能とするような多数の有利な特徴を備えている。
プフロップ等の記憶要素及びサブゲート要素或いはデク
リメンタ、加算器或いはＡＬＵ等の論理要素からなるス
タティックＣＭＯＳタイルのセットからなっている。こ
のタイルセットは、新規であるばかりでなく、設計及び
変更が容易であるような極めて高密度の集積回路を実現
可能とするような多数の有利な特徴を備えている。
標準的なセルの場合と同様に、各タイルの目的とされる
機能が予め定められていることにより、個々のタイルは
極めて高い集積度を有する。しかしながら、従来形式の
標準的なセルとは異なり、本発明に基づくタイルはサブ
ゲート等のサブ機能要素を備えている。
機能が予め定められていることにより、個々のタイルは
極めて高い集積度を有する。しかしながら、従来形式の
標準的なセルとは異なり、本発明に基づくタイルはサブ
ゲート等のサブ機能要素を備えている。
例えば、このようなタイルの例としては、１つのｎチャ
ンネルトランジスタと１つのｐチャンネルトランジスタ
とからなるレイアウトを備える水平サブＮＡＮＤゲート
からなる。ＣＭＯ８ＮＡＮＤゲートを、ゲートの最小公
倍数に分配することにより、個々のタイルの境界の外側
に於て殆ど専用のチャンネルを必要とすることなく隣接
するセル同士の配列を適切に定めることにより大型かつ
複雑な機能を果し得るユニットを構築し得るようにサブ
ゲートタイルを設計することを可能にする。
ンネルトランジスタと１つのｐチャンネルトランジスタ
とからなるレイアウトを備える水平サブＮＡＮＤゲート
からなる。ＣＭＯ８ＮＡＮＤゲートを、ゲートの最小公
倍数に分配することにより、個々のタイルの境界の外側
に於て殆ど専用のチャンネルを必要とすることなく隣接
するセル同士の配列を適切に定めることにより大型かつ
複雑な機能を果し得るユニットを構築し得るようにサブ
ゲートタイルを設計することを可能にする。
このようなタイル貼りの手法は、いくつもの重要な利点
を生み出す。このようなサブゲート要素のタイル貼りの
手法により得られる利点の１つは、Ｎ次のファンインを
行うような任意のゲートの設計及びレイアウトを大幅に
単純化する。例えば、水平サブＮＡＮＤゲートタイルに
ついて、このようなタイルをｎ個用いるのみで、ｎ人力
のスタティックＣＭＯＳＮＡＮＤゲートを論理設計及び
−レイアウトすることが可能となる。
を生み出す。このようなサブゲート要素のタイル貼りの
手法により得られる利点の１つは、Ｎ次のファンインを
行うような任意のゲートの設計及びレイアウトを大幅に
単純化する。例えば、水平サブＮＡＮＤゲートタイルに
ついて、このようなタイルをｎ個用いるのみで、ｎ人力
のスタティックＣＭＯＳＮＡＮＤゲートを論理設計及び
−レイアウトすることが可能となる。
アース及びゲート出力に接続された最も端部に位置する
タイルは、本発明の成る実施例によれば、最も」二層の
３つのマスク皮膜に適切な差異を設けることにより固有
の特性を備えており、一連のｎチャンネル及びｐチャン
ネルトランジスタを構成する中間タイルは、互いに同一
のものからなる。
タイルは、本発明の成る実施例によれば、最も」二層の
３つのマスク皮膜に適切な差異を設けることにより固有
の特性を備えており、一連のｎチャンネル及びｐチャン
ネルトランジスタを構成する中間タイルは、互いに同一
のものからなる。
このようなタイル貼りの手法については詳しく後記する
。
。
この水平サブＮＡＮＤゲートタイルについて特記すべき
ことは、左端、右端若しくは中間タイルのいずれとして
プログラムされた場合でもこの１つのタイルにより、連
絡用配線の配設のために追加のスペースを必要とするこ
となく任意のｎ入力水平ＮＡＮＤゲートを構築し得るこ
とである。
ことは、左端、右端若しくは中間タイルのいずれとして
プログラムされた場合でもこの１つのタイルにより、連
絡用配線の配設のために追加のスペースを必要とするこ
となく任意のｎ入力水平ＮＡＮＤゲートを構築し得るこ
とである。
機能の殆ど任意の分布を可能にするようにＳＬＡアレイ
構造を用いることにより論理アレイの更に別の利点が得
られる。ＰＬＡ或いはＰＡＬと異なり、ゲートはアレイ
の全行及びまたは列を占める必要がない。
構造を用いることにより論理アレイの更に別の利点が得
られる。ＰＬＡ或いはＰＡＬと異なり、ゲートはアレイ
の全行及びまたは列を占める必要がない。
ｎ人力ＮＡＮＤゲートのタイルは必ずしも隣接している
ことを必要としない。それ自体変更しない限りサブＮＡ
ＮＤゲート機能を果すことのできない特別ブランクサブ
機能タイルの自由導体ワイヤとしての未使用のアレイ導
体ワイヤを用いることにより、ｎ人力ＮＡＮＤゲートの
入力、出力及び機能要素を、部分的若しくは全体的にＳ
ＬＡの行若しくは列に沿って配設することができる。
ことを必要としない。それ自体変更しない限りサブＮＡ
ＮＤゲート機能を果すことのできない特別ブランクサブ
機能タイルの自由導体ワイヤとしての未使用のアレイ導
体ワイヤを用いることにより、ｎ人力ＮＡＮＤゲートの
入力、出力及び機能要素を、部分的若しくは全体的にＳ
ＬＡの行若しくは列に沿って配設することができる。
通常のサブ機能タイル即ち特別ブランクタイルの自由導
体ワイヤは、互いに直接的に隣接してはいないか、非使
用のワイヤと隣接する２つのタイル間に於て信号の伝送
を可能にする。このような手法を、非使用ワイヤ（自由
導体タイル）を含む追加のタイルに対して繰り返し適用
することにより、信号を、アレイの概ね全ての行若しく
は列に沿って伝送することが可能となる。また、金属製
の行及び列導体を含む純然たるブランクタイルであるよ
うな別の形式のタイル内に於て、任意の行若しくは列に
沿って直接伝送することもできる。
体ワイヤは、互いに直接的に隣接してはいないか、非使
用のワイヤと隣接する２つのタイル間に於て信号の伝送
を可能にする。このような手法を、非使用ワイヤ（自由
導体タイル）を含む追加のタイルに対して繰り返し適用
することにより、信号を、アレイの概ね全ての行若しく
は列に沿って伝送することが可能となる。また、金属製
の行及び列導体を含む純然たるブランクタイルであるよ
うな別の形式のタイル内に於て、任意の行若しくは列に
沿って直接伝送することもできる。
例えば、水平ゲートタイルの行ワイヤに沿って流れる出
力信号を垂直ゲートの隣接するタイルの列ワイヤに沿っ
て流れる入力信号へと送り出すことにより直交ゲートを
構築することができる。更に、特別なオーミック接触タ
イルを用いることにより、個々のゲートを、アレイの全
体に亘ってジグザグ状に行及び列にまたがって配設する
こともできる。このようにすれば、自由行若しくは列導
体が、通常のサブ機能タイル、特別ブランクタイル、ブ
ランクタイル若しくオーミック接触タイルのいずれに含
まれたものであっても、特に、このような自由導体タイ
ルを用いることにより、機能をＳＬＡ構造内に殆ど任意
の態様で分布させることができる。
力信号を垂直ゲートの隣接するタイルの列ワイヤに沿っ
て流れる入力信号へと送り出すことにより直交ゲートを
構築することができる。更に、特別なオーミック接触タ
イルを用いることにより、個々のゲートを、アレイの全
体に亘ってジグザグ状に行及び列にまたがって配設する
こともできる。このようにすれば、自由行若しくは列導
体が、通常のサブ機能タイル、特別ブランクタイル、ブ
ランクタイル若しくオーミック接触タイルのいずれに含
まれたものであっても、特に、このような自由導体タイ
ルを用いることにより、機能をＳＬＡ構造内に殆ど任意
の態様で分布させることができる。
このようにして達成される機能の分布は必ずしも論理ゲ
ートに限定されない。より複雑な機能を、１つ若しくは
複数の基本タイルからなるようなサブ機能要素を組み合
わせることにより可能とし、比較的単純に設計し得るよ
うな高密度の集積化が可能となる。このような手法は、
自動化されたソフトウェア開発ツールに対して好適に対
応し得るものである。
ートに限定されない。より複雑な機能を、１つ若しくは
複数の基本タイルからなるようなサブ機能要素を組み合
わせることにより可能とし、比較的単純に設計し得るよ
うな高密度の集積化が可能となる。このような手法は、
自動化されたソフトウェア開発ツールに対して好適に対
応し得るものである。
要するに、これらのタイルが記憶論理アレイにマツピン
グされるため、機能入力、出力及び能動要素の数及び位
置を殆ど何の制約も受けることなく変形し得るようにす
ると共に殆ど追加の連絡用配線としてのチャンネルを実
際のレイアウト時に於て必要としない。このような設計
時のフレキシビリティは、ゲート人力のみが分布可能で
あって、その場合でも人力の数に拘らず同一の長さを有
するようなＡＮＤアレイの行方向に沿ってのみ可能であ
るようなＰＬＡの場合よりも大幅に高度のものとなって
いる。
グされるため、機能入力、出力及び能動要素の数及び位
置を殆ど何の制約も受けることなく変形し得るようにす
ると共に殆ど追加の連絡用配線としてのチャンネルを実
際のレイアウト時に於て必要としない。このような設計
時のフレキシビリティは、ゲート人力のみが分布可能で
あって、その場合でも人力の数に拘らず同一の長さを有
するようなＡＮＤアレイの行方向に沿ってのみ可能であ
るようなＰＬＡの場合よりも大幅に高度のものとなって
いる。
更に、個々のタイルの機能も、事後的なマスクプログラ
ミングの手法により容易に変更することができる。例え
ば、左端、右端若しくは中間のサブＮＡＮＤゲートタイ
ルの向きを変更し、おそらくは、最上層のマスク皮膜を
大幅に変更することによってのみ変更が可能であるよう
なゲートアレイよりもずっと高度な修理可能な性質を実
現している。
ミングの手法により容易に変更することができる。例え
ば、左端、右端若しくは中間のサブＮＡＮＤゲートタイ
ルの向きを変更し、おそらくは、最上層のマスク皮膜を
大幅に変更することによってのみ変更が可能であるよう
なゲートアレイよりもずっと高度な修理可能な性質を実
現している。
このような変更は一見些細なことのように見えるが、実
際には、個々の論理ゲートをマルチプルゲートに変換し
たり、人力の数及び位置を変更する等の重要な機能的変
更を可能にする。特に、集積回路の制御部分を変更する
能力は大幅に向」ニする。
際には、個々の論理ゲートをマルチプルゲートに変換し
たり、人力の数及び位置を変更する等の重要な機能的変
更を可能にする。特に、集積回路の制御部分を変更する
能力は大幅に向」ニする。
このように、容易に組み合せ可能であって、それにより
専用の連絡用配線としてのチャンネルを必要とすること
なく記憶論理アレイ中に機能を分散させ得るようにサブ
機能タイルを設計することにより、極めて高密度化され
た集積回路が得られる。実際、本発明により得られる集
積度は、純然たるカスタム設計により構成されたものと
路間等であって、しかも修理可能であって、事後的マス
クプログラミングの手法によりゲート若しくはサブゲー
トレベルに於ける個々のセル内の機能を変更し得るとい
う利点を備えている。
専用の連絡用配線としてのチャンネルを必要とすること
なく記憶論理アレイ中に機能を分散させ得るようにサブ
機能タイルを設計することにより、極めて高密度化され
た集積回路が得られる。実際、本発明により得られる集
積度は、純然たるカスタム設計により構成されたものと
路間等であって、しかも修理可能であって、事後的マス
クプログラミングの手法によりゲート若しくはサブゲー
トレベルに於ける個々のセル内の機能を変更し得るとい
う利点を備えている。
更に、連絡用配線を配設するために必要な領域か削減さ
れたことにより集積回路の性能が向上する。タイル貼り
の手法が容易であることから、設計に要する時間が短縮
され、個々のタイルを、同一のタイルクラスに属するよ
うな別種のタイルに変換することによりその性能を向上
させたり、個々のタイルを修理することにより、設計者
がプロトタイプから大量生産モデルへと短期間に移行す
るのを可能にする。
れたことにより集積回路の性能が向上する。タイル貼り
の手法が容易であることから、設計に要する時間が短縮
され、個々のタイルを、同一のタイルクラスに属するよ
うな別種のタイルに変換することによりその性能を向上
させたり、個々のタイルを修理することにより、設計者
がプロトタイプから大量生産モデルへと短期間に移行す
るのを可能にする。
要するに、本発明に基づく好適実施例は、後記するよう
なカスタム化されたタイルのセットをも包含するもので
ある。このようなタイルを組み合せることにより、子供
が基本的なレボブロックのセットを用いることにより家
や木を構築するのと同様に、集積回路設計者は、 １、記憶論理アレイ内に機能を分布させる能力によりゲ
ートアレイ、ＰＬＡ及びＰＡＬよりも高度の設計容易性
、性能及びフレキシビリティを得ることができ、 ２、サブ機能要素を組み合せることにより、チャンネル
レスゲートアレイや標準的セルよりも高密度であって、
純然たるカスタム設計された集積回路と同等であるよう
な高密度化を可能にし、３、事後的マスクプログラミン
グの手法を用いることによりＳＬＡの描造内に個々のサ
ブ機能を組み込むことによりゲートアレイによって得ら
れるものと同様な修理可能性を得ることができる。
なカスタム化されたタイルのセットをも包含するもので
ある。このようなタイルを組み合せることにより、子供
が基本的なレボブロックのセットを用いることにより家
や木を構築するのと同様に、集積回路設計者は、 １、記憶論理アレイ内に機能を分布させる能力によりゲ
ートアレイ、ＰＬＡ及びＰＡＬよりも高度の設計容易性
、性能及びフレキシビリティを得ることができ、 ２、サブ機能要素を組み合せることにより、チャンネル
レスゲートアレイや標準的セルよりも高密度であって、
純然たるカスタム設計された集積回路と同等であるよう
な高密度化を可能にし、３、事後的マスクプログラミン
グの手法を用いることによりＳＬＡの描造内に個々のサ
ブ機能を組み込むことによりゲートアレイによって得ら
れるものと同様な修理可能性を得ることができる。
〈実施例〉
以下に添付の図面を参照して本発明を特定の実絶倒につ
いて詳細に説明する。
いて詳細に説明する。
尚、以下の記載は、単に例示として与えられたもので、
本発明を何ら限定するものではない。同一のユニット化
されたしかしながら修理可能であるような設計であって
、異なる種類のタイル、タイルクラス及びレイアウト手
法を用いるような他の実施例も、当業者であれば以下に
記載された実施例から容易に思い至ることができるであ
ろう。
本発明を何ら限定するものではない。同一のユニット化
されたしかしながら修理可能であるような設計であって
、異なる種類のタイル、タイルクラス及びレイアウト手
法を用いるような他の実施例も、当業者であれば以下に
記載された実施例から容易に思い至ることができるであ
ろう。
記憶論理アレイに於けるタイル貼り手法。
第２図に対比させて第１ａ図〜第１ｄ図を参照すること
により、従来技術の手法と本実施例の手法との間の顕著
な差異が理解できよう。本発明によれば、タイルと呼ば
れるセルからなるＣＭＯＳセルセットが、記憶論理アレ
イテンプレート上に貼り合わされる。
により、従来技術の手法と本実施例の手法との間の顕著
な差異が理解できよう。本発明によれば、タイルと呼ば
れるセルからなるＣＭＯＳセルセットが、記憶論理アレ
イテンプレート上に貼り合わされる。
例えば、典型的なゲートアレイは、事後的なマスクプロ
グラミングの手法により高度に修理可能であるが、第１
ａ図に明瞭に示されているように集積密度の点で難があ
る。この例の場合には、４つのゲート若しくは複合的機
能Ａ、ＢＳＣ及びＤからなるランダム論理領域１が、基
礎となる能動的論理構造の製造に先立って決定されてい
ないことから、これらの基礎となる構造の内のあるもの
は、非使用論理領域２として図示されているように、最
終的に完成した集積回路内に於て使用されないのを回避
することができない。
グラミングの手法により高度に修理可能であるが、第１
ａ図に明瞭に示されているように集積密度の点で難があ
る。この例の場合には、４つのゲート若しくは複合的機
能Ａ、ＢＳＣ及びＤからなるランダム論理領域１が、基
礎となる能動的論理構造の製造に先立って決定されてい
ないことから、これらの基礎となる構造の内のあるもの
は、非使用論理領域２として図示されているように、最
終的に完成した集積回路内に於て使用されないのを回避
することができない。
更に、能動的論理構造のためにスペースが浪費されるこ
とに加えて、ゲートアレイの専用のチャンネル３．４を
配設することにより高密度化が阻害される。論理構造の
一部が使用されず、しかもゲートアレイによって固定幅
のチャンネル経路が使用されることから、実際に論理構
造が最終的に決定されかつ相互接続も決定された時に、
一部のにチャンネル５が使用されないままとなる。
とに加えて、ゲートアレイの専用のチャンネル３．４を
配設することにより高密度化が阻害される。論理構造の
一部が使用されず、しかもゲートアレイによって固定幅
のチャンネル経路が使用されることから、実際に論理構
造が最終的に決定されかつ相互接続も決定された時に、
一部のにチャンネル５が使用されないままとなる。
これらの非使用のチャンネル経路及び非使用の能動的論
理構造のいくつかは、第１ｂ図に示されているように、
チャンネルレスゲートアレイとして知られる構造を用い
ることにより有効利用することができる。チャンネルレ
スゲートアレイは、固定されたチャンネル用の経路を郭
成する代わりに、チャンネルの経路を定めるのみに用い
られるような、例えば集積回路全体に設けられた能動的
論理要素からなるゲートの集合を用いるものである。
理構造のいくつかは、第１ｂ図に示されているように、
チャンネルレスゲートアレイとして知られる構造を用い
ることにより有効利用することができる。チャンネルレ
スゲートアレイは、固定されたチャンネル用の経路を郭
成する代わりに、チャンネルの経路を定めるのみに用い
られるような、例えば集積回路全体に設けられた能動的
論理要素からなるゲートの集合を用いるものである。
要するに、第１ａ図に於けるフリップフロップ６とラン
ダム論理領域１との間のチャンネル３の経路が固定幅の
チャンネル経路でないものとした時に、実際のチャンネ
ルの経路７及びランダム論理領域１を、非使用のチャン
ネル経路５により占められた領域に向けて押し上げるこ
とにより、この領域を、論理構造及びチャンネル経路の
両者として利用することができる。言い換えると、チャ
ンネルレスゲートアレイは固定されたチャンネル用経路
を備えていないため、このような無駄なスペースを有効
利用することができる。
ダム論理領域１との間のチャンネル３の経路が固定幅の
チャンネル経路でないものとした時に、実際のチャンネ
ルの経路７及びランダム論理領域１を、非使用のチャン
ネル経路５により占められた領域に向けて押し上げるこ
とにより、この領域を、論理構造及びチャンネル経路の
両者として利用することができる。言い換えると、チャ
ンネルレスゲートアレイは固定されたチャンネル用経路
を備えていないため、このような無駄なスペースを有効
利用することができる。
従って、第１ｂ図から理解されるように、専用の論理及
びチャンネル経路を予め設定しておく代わりに、チャン
ネルレスゲートアレイは、どの部分をもってしてもラン
タム論理回路を構成し得るようなゲートの基礎となる部
分をもともと含んでおり、残りの領域は所要のチャンネ
ルの経路として利用することができる。ランダム論理領
域１が決定され、機能Ａ、Ｂ、Ｃ及びＤが、第１ａ図に
於けるランダム論理領域１と同一の領域を占めた場合、
ランダム論理領域１をフリップフロップ２に密接するよ
うに設置しても、ランダム論理領域１とフリップフロッ
プ２との間に充分な領域を残すことができる。要するに
、第２図に示された非使用の論理領域２及び非使用のチ
ャンネル経路５は、ランダム論理領域１と、第１ｂ図に
於けるチャンネルレスゲートアレイに於て必要となるよ
うな追加の論理構造との間のチャンネル経路４として再
利用される。
びチャンネル経路を予め設定しておく代わりに、チャン
ネルレスゲートアレイは、どの部分をもってしてもラン
タム論理回路を構成し得るようなゲートの基礎となる部
分をもともと含んでおり、残りの領域は所要のチャンネ
ルの経路として利用することができる。ランダム論理領
域１が決定され、機能Ａ、Ｂ、Ｃ及びＤが、第１ａ図に
於けるランダム論理領域１と同一の領域を占めた場合、
ランダム論理領域１をフリップフロップ２に密接するよ
うに設置しても、ランダム論理領域１とフリップフロッ
プ２との間に充分な領域を残すことができる。要するに
、第２図に示された非使用の論理領域２及び非使用のチ
ャンネル経路５は、ランダム論理領域１と、第１ｂ図に
於けるチャンネルレスゲートアレイに於て必要となるよ
うな追加の論理構造との間のチャンネル経路４として再
利用される。
チャンネルレスゲートアレイであっても、第１Ｃ図に示
されたような標準的なセル設計と同等の集積密度を達成
することができない。標準的セル設計の経路領域１は、
チャンネルレスゲートアレイのそれと略同様の大きさを
有するが、これらの標準的セルからなる要素は特定の用
途のために設計されたものであることから、フリップフ
口ップ２及びランダム論理３との間に大幅な集積密度の
改善が見られる。従って、必要な論理構造のみが用いら
れており、しかもこれらが最小限の経路領域を必要とす
るように配設されていることから、各機能Ａ、Ｂ、Ｃ及
びＤが比較的高密度の領域内に配設されている。しかし
ながら、カスタム設計された標準的なセルの利点は、事
後的なマスクプログラミングの手法により比較的容易に
変更し得るゲートアレイの場合と異なり、集積回路の基
礎的な皮膜の多くを再設計することなく変形することが
できない点にある。
されたような標準的なセル設計と同等の集積密度を達成
することができない。標準的セル設計の経路領域１は、
チャンネルレスゲートアレイのそれと略同様の大きさを
有するが、これらの標準的セルからなる要素は特定の用
途のために設計されたものであることから、フリップフ
口ップ２及びランダム論理３との間に大幅な集積密度の
改善が見られる。従って、必要な論理構造のみが用いら
れており、しかもこれらが最小限の経路領域を必要とす
るように配設されていることから、各機能Ａ、Ｂ、Ｃ及
びＤが比較的高密度の領域内に配設されている。しかし
ながら、カスタム設計された標準的なセルの利点は、事
後的なマスクプログラミングの手法により比較的容易に
変更し得るゲートアレイの場合と異なり、集積回路の基
礎的な皮膜の多くを再設計することなく変形することが
できない点にある。
更に、第１ｄ図は、ＡＮＤ及びＯＲアレイ２．３内に含
まれる能動的な論理要素とフリップフロップ４との間の
配線領域１が標準的セル及びチャンネルレスゲートアレ
イと同等であるような別の一般的な手法としてのＰＬＡ
を示す。しかしながら、ＡＮＤ及びＯＲアレイ２．３内
に於て能動的論理要素により占められる領域は、例えば
標準的なセル内に於けるランダム論理回路に比較してか
なり大きい。ＰＬＡは、事後的なマスクプログラミング
の手法により高度の修理可能性を備えているばかりでな
く、限られたものであるにせよ、個々の論理ゲートの機
能を分散させ得る能力を備えている。機能を分布させ得
ることの重要性は後に詳しく述べる。
まれる能動的な論理要素とフリップフロップ４との間の
配線領域１が標準的セル及びチャンネルレスゲートアレ
イと同等であるような別の一般的な手法としてのＰＬＡ
を示す。しかしながら、ＡＮＤ及びＯＲアレイ２．３内
に於て能動的論理要素により占められる領域は、例えば
標準的なセル内に於けるランダム論理回路に比較してか
なり大きい。ＰＬＡは、事後的なマスクプログラミング
の手法により高度の修理可能性を備えているばかりでな
く、限られたものであるにせよ、個々の論理ゲートの機
能を分散させ得る能力を備えている。機能を分布させ得
ることの重要性は後に詳しく述べる。
このように第１ａ図〜第１ｄ図に示された従来技術の手
法及び、特定の用途についてカスタム設計する技術が、
集積密度を犠牲にしたり（ゲートアレイ、チャンネルレ
スゲートアレイ及びＰ Ｌ Ａ、 ）、或いは修理可能
性を犠牲にしたもの（標準的セル及びカスタム設計され
た素子）となっている。
法及び、特定の用途についてカスタム設計する技術が、
集積密度を犠牲にしたり（ゲートアレイ、チャンネルレ
スゲートアレイ及びＰ Ｌ Ａ、 ）、或いは修理可能
性を犠牲にしたもの（標準的セル及びカスタム設計され
た素子）となっている。
これらの従来技術に基づく設計手法を第２図に示された
ＣＭＯＳセルセットを用いるタイル貼りの手法と比較し
た場合、本発明に基づく好適実施例は、専用の固定され
た長さを有するチャンネル経路は勿論、そのようなチャ
ンネル経路すらも必要としないことが理解されよう。第
２図に示されたフリップフロップ１及び論理機能２等か
らなる個々のタイルは、子供が、隣接するレゴブロツタ
同士を互いに連結するのと同様の要領で組み合わされる
。
ＣＭＯＳセルセットを用いるタイル貼りの手法と比較し
た場合、本発明に基づく好適実施例は、専用の固定され
た長さを有するチャンネル経路は勿論、そのようなチャ
ンネル経路すらも必要としないことが理解されよう。第
２図に示されたフリップフロップ１及び論理機能２等か
らなる個々のタイルは、子供が、隣接するレゴブロツタ
同士を互いに連結するのと同様の要領で組み合わされる
。
フリップフロップ等の大型の単一機能タイル以外の分布
機能タイルの成るものは、標準セルに比較して集積密度
がそれ程高くないが、ＳＬＡテンプレート上に於ける隣
接するサブゲート若しくはより複雑なサブ機能の配列構
造が自由に設定し得るため、タイル間のチャンネル経路
の密度を高めることができ、これにより個々のタイルの
集積密度の不十分さを十二分に補うことができ、特定の
用途についてカスタム設計された集積回路と路間等の集
積密度を達成することができる。
機能タイルの成るものは、標準セルに比較して集積密度
がそれ程高くないが、ＳＬＡテンプレート上に於ける隣
接するサブゲート若しくはより複雑なサブ機能の配列構
造が自由に設定し得るため、タイル間のチャンネル経路
の密度を高めることができ、これにより個々のタイルの
集積密度の不十分さを十二分に補うことができ、特定の
用途についてカスタム設計された集積回路と路間等の集
積密度を達成することができる。
この結果は、複雑な集積回路によって占められる領域の
大きな部分が、論理及びまたは記憶素子間の相互接続線
を配設するために費されているという事実によって説明
することができる。従って、本発明は、集積回路内の論
理及びまたは記憶素子（即ちトランジスタ）の数を増大
させるのではなく、これらの要素を相互接続するために
必要となるチャンネル経路によって占められる領域の面
積を小さくすることにより全体的な集積密度を高めるも
のである。しかも、後記するように、サブゲートタイル
等のＣＭＯＳセルセットタイルの設計により可能となる
フレキシビリティをもってすれば、集積回路の設計者は
、高密度の集積回路内にて複雑な機能を分布させ得るの
みならず、事後的なマスクプログラミングの手法により
機能を修理したり向」ニさせたりすることができる。
大きな部分が、論理及びまたは記憶素子間の相互接続線
を配設するために費されているという事実によって説明
することができる。従って、本発明は、集積回路内の論
理及びまたは記憶素子（即ちトランジスタ）の数を増大
させるのではなく、これらの要素を相互接続するために
必要となるチャンネル経路によって占められる領域の面
積を小さくすることにより全体的な集積密度を高めるも
のである。しかも、後記するように、サブゲートタイル
等のＣＭＯＳセルセットタイルの設計により可能となる
フレキシビリティをもってすれば、集積回路の設計者は
、高密度の集積回路内にて複雑な機能を分布させ得るの
みならず、事後的なマスクプログラミングの手法により
機能を修理したり向」ニさせたりすることができる。
ＣＭＯＳセルセットを用いたタイル貼り式論理ゲート。
ＣＭＯＳセルセットの個々のタイルは、記憶論理アレイ
の１つ若しくは複数のグリッド上にマツピングされる。
の１つ若しくは複数のグリッド上にマツピングされる。
典型的なグリッドが第３図に示されているが、本発明の
他の実施ＦＩＪに於てはこれと異なるグリッドが用いら
れている場合がある。奇数列に於ては、グリッドは、下
側金属皮膜」二に設けられたＯ（オレンジ）、Ｙ（黄色
）、Ｃ（シアン）、Ｕ（アンバー）からなる４本の水平
信号ワイヤと、Ｂ（青）、Ｇ（緑）、Ｒ（赤）及びＰ（
紫）からなる上側金属皮膜」二の４本の垂直信号ワイヤ
と、左側及び右側のエツジに沿って垂直に延在する電源
ワイヤＶｄｄ及びアースＧＮＤワイヤとからなる。偶数
列に於ては、垂直ワイヤ（Ｂ、Ｇ、Ｒ及びＰ）及び電源
ワイヤＶｄｄ及びアースＧＮＤワイヤが反転している。
他の実施ＦＩＪに於てはこれと異なるグリッドが用いら
れている場合がある。奇数列に於ては、グリッドは、下
側金属皮膜」二に設けられたＯ（オレンジ）、Ｙ（黄色
）、Ｃ（シアン）、Ｕ（アンバー）からなる４本の水平
信号ワイヤと、Ｂ（青）、Ｇ（緑）、Ｒ（赤）及びＰ（
紫）からなる上側金属皮膜」二の４本の垂直信号ワイヤ
と、左側及び右側のエツジに沿って垂直に延在する電源
ワイヤＶｄｄ及びアースＧＮＤワイヤとからなる。偶数
列に於ては、垂直ワイヤ（Ｂ、Ｇ、Ｒ及びＰ）及び電源
ワイヤＶｄｄ及びアースＧＮＤワイヤが反転している。
即ち、左側から右側に向けて、ＧＮＤ、ＰＳＲ，Ｇ、Ｂ
及びＶｄｄの順序で並んでいる。
及びＶｄｄの順序で並んでいる。
グリッドは、同一列内の隣接するグリッドと重合され、
隣接するグリッド間で電源ワイヤＶｄｄ及びアースＧＮ
Ｄワイヤを共有するように設計されている。ＣＭＯＳセ
ルセット内に於てワイヤを構築する際の基本的な方針は
、タイルをマツピングするべき１つ若しくは複数のグリ
ッドを含む各タイルが、当該タイル内に於て必要なワイ
ヤ片を提供することにある。
隣接するグリッド間で電源ワイヤＶｄｄ及びアースＧＮ
Ｄワイヤを共有するように設計されている。ＣＭＯＳセ
ルセット内に於てワイヤを構築する際の基本的な方針は
、タイルをマツピングするべき１つ若しくは複数のグリ
ッドを含む各タイルが、当該タイル内に於て必要なワイ
ヤ片を提供することにある。
個々のタイルが組み合わされ、或いは１つのタイルが複
数のグリッド」二の位置を占める場合、ワイヤ片は１本
の連続的なワイヤを構成せず、タイル及びまたはグリッ
ド間の境界に於て小さなギャップを形成する。結合部と
呼ばれる小さなワイヤ片がこのようなギャップを埋める
。この手法は、ソフトウェアの設計ツールを用いて既存
の設計を、修理であれ向上する場合であれ、変更する過
程を大幅に容易化する。
数のグリッド」二の位置を占める場合、ワイヤ片は１本
の連続的なワイヤを構成せず、タイル及びまたはグリッ
ド間の境界に於て小さなギャップを形成する。結合部と
呼ばれる小さなワイヤ片がこのようなギャップを埋める
。この手法は、ソフトウェアの設計ツールを用いて既存
の設計を、修理であれ向上する場合であれ、変更する過
程を大幅に容易化する。
このように、ＣＭＯＳセルセットの個々のタイルは、記
憶論理アレイの１つ若しくは複数のグリッドを占める。
憶論理アレイの１つ若しくは複数のグリッドを占める。
例えば論理ゲートは、カスタムゲートを設計する場合と
異なり、個々のサブゲートタイルをタイル貼りの手法に
より組み合わせることにより（１４築される。この手法
は、設計時ばかりでなく、集積回路を変更しようとする
場合に高いフレキシビリティを提供するものである。
異なり、個々のサブゲートタイルをタイル貼りの手法に
より組み合わせることにより（１４築される。この手法
は、設計時ばかりでなく、集積回路を変更しようとする
場合に高いフレキシビリティを提供するものである。
次にスタティックＣＭＯＳＮＡＮＤゲートの例について
考える。典型的なｎ入カスタティックＣＭＯ８ＮＡＮＤ
ゲートの回路図が第４ａ図に示されている。この場合ゲ
ートはｐチャンネルトランジスタ１のセットと、一連の
ｎチャンネルトランジスタ４とからなる。ｐチャンネル
トランジスタ１のドレインは出力ワイヤ２に接続されて
おり、それらのソースは電源ワイヤ（Ｖｄｄ） ３に接
続されており、ｎチャンネルトランジスタ４ののチェー
ンの一端は出力ワイヤに接続されており、その他端はア
ースワイヤ（ＧＮＤ）５に接続されている。ゲートの各
人力（Ｉｔ〜Ｉｎ）６は１つのｐチャンネルトランジス
タゲートと１つのｎチャンネルトランジスタゲートとに
接続されている。
考える。典型的なｎ入カスタティックＣＭＯ８ＮＡＮＤ
ゲートの回路図が第４ａ図に示されている。この場合ゲ
ートはｐチャンネルトランジスタ１のセットと、一連の
ｎチャンネルトランジスタ４とからなる。ｐチャンネル
トランジスタ１のドレインは出力ワイヤ２に接続されて
おり、それらのソースは電源ワイヤ（Ｖｄｄ） ３に接
続されており、ｎチャンネルトランジスタ４ののチェー
ンの一端は出力ワイヤに接続されており、その他端はア
ースワイヤ（ＧＮＤ）５に接続されている。ゲートの各
人力（Ｉｔ〜Ｉｎ）６は１つのｐチャンネルトランジス
タゲートと１つのｎチャンネルトランジスタゲートとに
接続されている。
標準的な手法により設計されたｎ入カスタティックＣＭ
ＯＳＮＡＮＤゲートの典型的な平面図が第４ｂ図に示さ
れている。ゲートの機能は、四角形の領域１内に集約さ
れており、電源ターミナル２、アースターミナル３、入
力ターミナル４及び出力ターミナル５がこの領域の周辺
部に設けられている。
ＯＳＮＡＮＤゲートの典型的な平面図が第４ｂ図に示さ
れている。ゲートの機能は、四角形の領域１内に集約さ
れており、電源ターミナル２、アースターミナル３、入
力ターミナル４及び出力ターミナル５がこの領域の周辺
部に設けられている。
このような構造を有するｎ人カスタティックＣＭＯＳＮ
ＡＮＤゲートは、各ｎの値についてカスタム設計される
必要がある。しかも、３人力ゲートを４人力ゲートに変
更するような設計の変更は、完全に新たなセルのレイア
ウトを行なうことを必要とする。
ＡＮＤゲートは、各ｎの値についてカスタム設計される
必要がある。しかも、３人力ゲートを４人力ゲートに変
更するような設計の変更は、完全に新たなセルのレイア
ウトを行なうことを必要とする。
しかしながら、本発明に基づ＜ＣＭＯＳセルセットを用
いた場合には、このようなゲートの設計及び事後的な変
更に対して従来よりも高いフレキシビリティが得られる
。第５ａ図及び第５ｂ図は、本発明の好適実施例に基づ
くサブゲートタイルを用いて水平及び垂直ｎ人カスタテ
ィックＮＡＮＤゲートが構築される様子を示している。
いた場合には、このようなゲートの設計及び事後的な変
更に対して従来よりも高いフレキシビリティが得られる
。第５ａ図及び第５ｂ図は、本発明の好適実施例に基づ
くサブゲートタイルを用いて水平及び垂直ｎ人カスタテ
ィックＮＡＮＤゲートが構築される様子を示している。
これらのサブゲートタイルは、スタティックＣＭＯ８Ｎ
ＡＮＤゲートの共通要素が、１つのｌ〕チャンネルトラ
ンジスタと１つのｐチャンネルトランジスタとを組み合
わせてなるという事実を利用したものである。即ち、各
サブゲートタイルは１つのｎチャンネルトランジスタと
１つのｐチャンネルトランジスタとを備えている。種々
の水平サブＮＡＮＤゲートタイル間の唯一の違いは、後
記するようにこれらのトランジスタのソース及びドレイ
ンが、電源、アース若しくはＩ１０ワイヤのいずれに接
続されているかということである。
ＡＮＤゲートの共通要素が、１つのｌ〕チャンネルトラ
ンジスタと１つのｐチャンネルトランジスタとを組み合
わせてなるという事実を利用したものである。即ち、各
サブゲートタイルは１つのｎチャンネルトランジスタと
１つのｐチャンネルトランジスタとを備えている。種々
の水平サブＮＡＮＤゲートタイル間の唯一の違いは、後
記するようにこれらのトランジスタのソース及びドレイ
ンが、電源、アース若しくはＩ１０ワイヤのいずれに接
続されているかということである。
論理ゲートをその要素に分割することは、金属皮膜及び
連絡用配線のための皮膜以外についてはこれらのタイル
のだめのマスク層を同一とし得るということにより、こ
れらのサブゲートタイルの組み合せを容易にする。例え
ば水平ＮＡＮＤゲートといった各クラスに属する異なる
サブゲートタイルを組み合せることにより任意のｎ入力
論理ゲートを構築し得るのみならず、事後的なマスクプ
ログラミングを行なうことにより、金属皮膜及び連絡用
配線皮膜を変更するのみで、このようなサブゲートタイ
ルを同一のクラスに属する多種のサブゲートタイル用に
変更することができる。
連絡用配線のための皮膜以外についてはこれらのタイル
のだめのマスク層を同一とし得るということにより、こ
れらのサブゲートタイルの組み合せを容易にする。例え
ば水平ＮＡＮＤゲートといった各クラスに属する異なる
サブゲートタイルを組み合せることにより任意のｎ入力
論理ゲートを構築し得るのみならず、事後的なマスクプ
ログラミングを行なうことにより、金属皮膜及び連絡用
配線皮膜を変更するのみで、このようなサブゲートタイ
ルを同一のクラスに属する多種のサブゲートタイル用に
変更することができる。
第５ａ図は、本発明に基づ（ＣＭＯＳセルセットの３つ
の異なる水平サブＮＡＮＤゲートタイルを示している。
の異なる水平サブＮＡＮＤゲートタイルを示している。
第５ａ図に於て、最も左側に位置するｎ−ｐトランジス
タベア１は、左端水平サブＮＡＮＤゲートタイルをなし
、最も右側に位置するトランジスタペア２は右端水平サ
ブＮＡＮＤゲートタイルをなし、中間部のトランジスタ
ペア３．４は中間水平サブＮＡＮＤゲートタイルをなす
。
タベア１は、左端水平サブＮＡＮＤゲートタイルをなし
、最も右側に位置するトランジスタペア２は右端水平サ
ブＮＡＮＤゲートタイルをなし、中間部のトランジスタ
ペア３．４は中間水平サブＮＡＮＤゲートタイルをなす
。
これらのタイルの下側に位置する基層は同一であるが、
金属皮膜及び連絡用配線皮膜のみを変更することにより
水平ｎ入力ＮＡＮＤゲートを形成することができる。
金属皮膜及び連絡用配線皮膜のみを変更することにより
水平ｎ入力ＮＡＮＤゲートを形成することができる。
各ｐチャンネルトランジスタ（左から右にかけてｌｐ、
３ｐ、４ｐ及び２ｐ）のソースは電源ワイヤ（Ｖｄｄ）
５に接続されており、各トランジスタのドレインは論
理ゲートの出力ワイヤ６に接続されている。各ｎ−ｐト
ランジスタペアのゲートは、対応する入力ワイヤ■１、
Ｉ２、Ｉ３及びＩｎを介して互いに接続されている。
３ｐ、４ｐ及び２ｐ）のソースは電源ワイヤ（Ｖｄｄ）
５に接続されており、各トランジスタのドレインは論
理ゲートの出力ワイヤ６に接続されている。各ｎ−ｐト
ランジスタペアのゲートは、対応する入力ワイヤ■１、
Ｉ２、Ｉ３及びＩｎを介して互いに接続されている。
ｎチャンネルトランジスタは、その入力が全てハイとな
り、全てが導通した場合にのみ出力信号を接地するよう
に直列のチェーンを形成しなければならないため、これ
らのトランジスタのソース及びドレインは左端、右端若
しくは中間部といったそのチェーン内の位置に応じて異
なる態様で接続されなければならない。
り、全てが導通した場合にのみ出力信号を接地するよう
に直列のチェーンを形成しなければならないため、これ
らのトランジスタのソース及びドレインは左端、右端若
しくは中間部といったそのチェーン内の位置に応じて異
なる態様で接続されなければならない。
チェーンの終端部に於ては、最も左端に位置するｎチャ
ンネルトランジスタ１ｎのドレインか論理ゲートの出力
ワイヤ６に接続され、右端のｎチャンネルトランジスタ
２ｎのソースがアース（ＧＮＤ）７に接続されている。
ンネルトランジスタ１ｎのドレインか論理ゲートの出力
ワイヤ６に接続され、右端のｎチャンネルトランジスタ
２ｎのソースがアース（ＧＮＤ）７に接続されている。
左端のｎチャンネルトランジスタ１ｎのソースは、チェ
ーン内に於てその右側に隣接するｎチャンネルトランジ
スタのドレインに接続されている。同様に、右端のｎチ
ャンネルトランジスタの２ｎのドレインは、チェーン内
のその左側に隣接するｎチャンネルトランジスタのソー
スに接続されている。
ーン内に於てその右側に隣接するｎチャンネルトランジ
スタのドレインに接続されている。同様に、右端のｎチ
ャンネルトランジスタの２ｎのドレインは、チェーン内
のその左側に隣接するｎチャンネルトランジスタのソー
スに接続されている。
中間のｎチャンネルトランジスタ３ｎ、４ｎのソースは
、チェーン内に於けるその右側に隣接するｎチャンネル
トランジスタのドレインに接続されており、これらのト
ランジスタのドレインは、チェーン内に於けるその左側
に隣接するｎチャンネルトランジスタのソースに接続さ
れている。これらのワイヤは、チェーン内に於ける１つ
のトランジスタから隣りのトランジスタに信号を伝送す
るのみであることから、以下に於ては単純ワイヤと呼ぶ
ことにする。
、チェーン内に於けるその右側に隣接するｎチャンネル
トランジスタのドレインに接続されており、これらのト
ランジスタのドレインは、チェーン内に於けるその左側
に隣接するｎチャンネルトランジスタのソースに接続さ
れている。これらのワイヤは、チェーン内に於ける１つ
のトランジスタから隣りのトランジスタに信号を伝送す
るのみであることから、以下に於ては単純ワイヤと呼ぶ
ことにする。
このように、３つの形式のサブＮＡＮＤゲートタイルを
用いることにより、左端及び右端のタイル間ｎ−２個の
中間タイルを配設するのみでｎ人力水平ＮＡＮＤゲート
を構築することができる。
用いることにより、左端及び右端のタイル間ｎ−２個の
中間タイルを配設するのみでｎ人力水平ＮＡＮＤゲート
を構築することができる。
１人力ＮＡＮＤゲート即ちインバータを構築しようとす
る場合には、接地されたソースと出力ワイヤに接続され
たドレインとを有するｎチャンネルトランジスタからな
る第４の形式のタイルが必要となる。
る場合には、接地されたソースと出力ワイヤに接続され
たドレインとを有するｎチャンネルトランジスタからな
る第４の形式のタイルが必要となる。
更に、第５の形式のタイルとしての後記するような特別
ブランクタイルによれば、各人力の任意の列位置につい
て、サブゲートタイル及び論理ゲート機能を分布させる
ことができる。特別ブランクタイルを用いない場合でも
、個々のタイルの行若しくは列導体ワイヤの成るものは
、そのタイルから隣接するタイルに向けて信号を伝送す
るために利用可能である。
ブランクタイルによれば、各人力の任意の列位置につい
て、サブゲートタイル及び論理ゲート機能を分布させる
ことができる。特別ブランクタイルを用いない場合でも
、個々のタイルの行若しくは列導体ワイヤの成るものは
、そのタイルから隣接するタイルに向けて信号を伝送す
るために利用可能である。
要するに、このタイルのセットは、任意の論理的及び物
理的波がりを有する水平ＮＡＮＤゲートを構築すること
ができる。後記するように、このタイル式の機能により
得られる重要な利点及びフレキシビリティは、個々の論
理ゲートを新たに構築し或いは変更する場合のみならず
、極めて複雑な機能を構築若しくは変更する場合に於て
も有用である。
理的波がりを有する水平ＮＡＮＤゲートを構築すること
ができる。後記するように、このタイル式の機能により
得られる重要な利点及びフレキシビリティは、個々の論
理ゲートを新たに構築し或いは変更する場合のみならず
、極めて複雑な機能を構築若しくは変更する場合に於て
も有用である。
第５ｂ図に示された垂直サブＮＡＮＤゲートタイルは、
入力が水平ワイヤに沿って伝送され、出力が垂直ワイヤ
に沿って伝送される点を除いて第５ａ図に示されたもの
と概ね同様の構造を有する。
入力が水平ワイヤに沿って伝送され、出力が垂直ワイヤ
に沿って伝送される点を除いて第５ａ図に示されたもの
と概ね同様の構造を有する。
云うまでもなく、ｌ・ランジスタベアは適切な向きに配
設されており、従って極く僅かに異なるベースマスク皮
膜を必要とする。事後的なマスクプログラミングの手法
によれば、少なくとも本実施例に関する限り、水平サブ
ＮＡＮＤゲートタイルを垂直サブＮＡＮＤゲートタイル
に変換することはできないが、これらの２種のタイルを
後記するように組み合わせることにより、ジグザグ式の
ＮＡＮＤゲートや直交構造を形成し、その機能をアレイ
内の行及び列に沿って分布させることができる。
設されており、従って極く僅かに異なるベースマスク皮
膜を必要とする。事後的なマスクプログラミングの手法
によれば、少なくとも本実施例に関する限り、水平サブ
ＮＡＮＤゲートタイルを垂直サブＮＡＮＤゲートタイル
に変換することはできないが、これらの２種のタイルを
後記するように組み合わせることにより、ジグザグ式の
ＮＡＮＤゲートや直交構造を形成し、その機能をアレイ
内の行及び列に沿って分布させることができる。
個々のタイルの事後的マスクプログラミング。
前記したように、水平サブＮＡＮＤゲートタイルには５
つの基本的なりラスが宵り、それらは金属皮膜及び連絡
用配線皮膜についてのみ互いに異なっている。第６図は
、各クラスに固有な金属皮膜及び連絡用配線皮膜を含む
、左端、中間、右端、インバータ及び特別ブランクから
なる５つのクラスかのレイアウトを示している。本実施
例に於ては、２つの金属皮膜及び１つの連絡用配線皮膜
からなる３つの皮膜に対して事後的なマスクプログラミ
ングを適用するものであるが、トランジスタのソース及
びドレインを支持するべき多結晶シリコン皮膜に下側金
属皮膜を接続するための皮膜を含む上側の４つの皮膜の
いくつか若しくは全てについてのマスク皮膜の組み合せ
を変更することにより同様の結果を得ることもできる。
つの基本的なりラスが宵り、それらは金属皮膜及び連絡
用配線皮膜についてのみ互いに異なっている。第６図は
、各クラスに固有な金属皮膜及び連絡用配線皮膜を含む
、左端、中間、右端、インバータ及び特別ブランクから
なる５つのクラスかのレイアウトを示している。本実施
例に於ては、２つの金属皮膜及び１つの連絡用配線皮膜
からなる３つの皮膜に対して事後的なマスクプログラミ
ングを適用するものであるが、トランジスタのソース及
びドレインを支持するべき多結晶シリコン皮膜に下側金
属皮膜を接続するための皮膜を含む上側の４つの皮膜の
いくつか若しくは全てについてのマスク皮膜の組み合せ
を変更することにより同様の結果を得ることもできる。
第６図に示されたレイアウトについての符号の意味が図
面の下側に記載されている。異なるマスク皮膜が異なる
明暗濃度の領域として区別されている。上側金属皮膜の
四角形の領域は、太い破線により囲まれた垂直領域から
なり、下側金属皮膜領域は、実線により囲まれた水平領
域からなる。
面の下側に記載されている。異なるマスク皮膜が異なる
明暗濃度の領域として区別されている。上側金属皮膜の
四角形の領域は、太い破線により囲まれた垂直領域から
なり、下側金属皮膜領域は、実線により囲まれた水平領
域からなる。
上側及び下側金属皮膜領域を接続する連絡用配線皮膜が
、太い実線により囲まれた領域として示され、下側金属
皮膜を多結晶シリコン／拡散層に接続するコンタクト皮
膜が、実線で囲まれかつ暗く示された部分からなる。
、太い実線により囲まれた領域として示され、下側金属
皮膜を多結晶シリコン／拡散層に接続するコンタクト皮
膜が、実線で囲まれかつ暗く示された部分からなる。
実際のトランジスタは、トランジスタゲートを含みかつ
暗いハツチングされた領域として示された多結晶シリコ
ン層及びトランジスタのソース及びドレインを含みかつ
薄くハツチングされた領域として示された拡散層上に形
成され、る。
暗いハツチングされた領域として示された多結晶シリコ
ン層及びトランジスタのソース及びドレインを含みかつ
薄くハツチングされた領域として示された拡散層上に形
成され、る。
薄くハツチングされた領域（Ｐ＋）はｐチャンネルトラ
ンジスタのソース及びドレインを形成するべく高度にド
ーピングされたＰ領域を表す。従って、各タイルの左側
のトランジスタがｎチャンネルトランジスタからなり、
各タイルの右側のトランジスタがｐチャンネルトランジ
スタからなる。
ンジスタのソース及びドレインを形成するべく高度にド
ーピングされたＰ領域を表す。従って、各タイルの左側
のトランジスタがｎチャンネルトランジスタからなり、
各タイルの右側のトランジスタがｐチャンネルトランジ
スタからなる。
アース（ＧＮ’Ｄ）及び電源（Ｖ ｄｄ）ワイヤが各サ
ブＮＡＮＤゲートタイルの両側に設けられた上側金属皮
膜ワイヤに沿って設けられている。
ブＮＡＮＤゲートタイルの両側に設けられた上側金属皮
膜ワイヤに沿って設けられている。
水平ＮＡＮＤゲートの他端側のサブＮＡＮＤゲートタイ
ルとして構成された第６図に示されたタイルＡに着目す
ると、ｎチャンネルトランジスタ及びｐチャンネルトラ
ンジスタのゲート１．２をＮＡＮＤゲート入力の１つの
ための垂直−ヒ側金属皮膜人カワイヤ（ＩＮ）に接続す
る共通の多結晶シリコン層３により、トランジスタのゲ
ート１．２がコンタクト４及び連絡用配線５を介して互
いに結合されていることがわかる。接続部４．５は、垂
直上側金属皮膜ワイヤに沿って送られる入力を第５ａ図
に於て回路レベルにより示されているように、この左端
側のサブＮＡＮＤゲートタイルのｎチャンネル及びｐチ
ャンネルトランジスタのゲートに伝送される。
ルとして構成された第６図に示されたタイルＡに着目す
ると、ｎチャンネルトランジスタ及びｐチャンネルトラ
ンジスタのゲート１．２をＮＡＮＤゲート入力の１つの
ための垂直−ヒ側金属皮膜人カワイヤ（ＩＮ）に接続す
る共通の多結晶シリコン層３により、トランジスタのゲ
ート１．２がコンタクト４及び連絡用配線５を介して互
いに結合されていることがわかる。接続部４．５は、垂
直上側金属皮膜ワイヤに沿って送られる入力を第５ａ図
に於て回路レベルにより示されているように、この左端
側のサブＮＡＮＤゲートタイルのｎチャンネル及びｐチ
ャンネルトランジスタのゲートに伝送される。
ｐチャンネルトランジスタのソース６は、コンタクト７
及び連絡用配線８からなる接続部を介して垂直上側金属
皮膜ワイヤ（Ｖｄｄ）に接続されている。ｎチャンネル
及びｐチャンネルトランジスタのドレイン９．１０は、
それぞれコンタクト接続部１１．１２を介して水平下側
金属皮膜ワイヤ（ＯＵＴ）に接続されている。最後にｎ
チャンネルトランジスタのソース１３が、コンタクト接
続部１４を介して、水平下側金属皮膜ワイヤ（ＳＥＲＩ
ＥＳ）に接続されている。左端側のタイルＡに於ては、
波数領域１５か、コンタクト１６及び連絡用配線１７か
らなる接続部を介して垂直上側金属皮膜ワイヤ（ＧＮＤ
）に接続されているにも拘らず、ｎチャンネル或いはｐ
チャンネルトランジスタのいずれにも接続されていない
。但し、ウェルを、固定されたバイアス電位に接続する
ためには用いられている。
及び連絡用配線８からなる接続部を介して垂直上側金属
皮膜ワイヤ（Ｖｄｄ）に接続されている。ｎチャンネル
及びｐチャンネルトランジスタのドレイン９．１０は、
それぞれコンタクト接続部１１．１２を介して水平下側
金属皮膜ワイヤ（ＯＵＴ）に接続されている。最後にｎ
チャンネルトランジスタのソース１３が、コンタクト接
続部１４を介して、水平下側金属皮膜ワイヤ（ＳＥＲＩ
ＥＳ）に接続されている。左端側のタイルＡに於ては、
波数領域１５か、コンタクト１６及び連絡用配線１７か
らなる接続部を介して垂直上側金属皮膜ワイヤ（ＧＮＤ
）に接続されているにも拘らず、ｎチャンネル或いはｐ
チャンネルトランジスタのいずれにも接続されていない
。但し、ウェルを、固定されたバイアス電位に接続する
ためには用いられている。
第６図に示された他のタイルを左端側のタイルと比較す
ると、唯一の相違点が、第５ａ図に於て回路レベルに於
て図示されているようにｎチャンネルトランジスタのソ
ース及びドレインの接続要領である。
ると、唯一の相違点が、第５ａ図に於て回路レベルに於
て図示されているようにｎチャンネルトランジスタのソ
ース及びドレインの接続要領である。
従って、水平サブＮＡＮＤゲートタイルに於ける中間タ
イプとしてのタイルＢに於ては、ｎチャンネルトランジ
スタのドレイン１８を出力ワイヤ（ＯＵＴ）に接続する
代わりに、当該タイルの右側に位置するサブＮＡＮＤゲ
ートタイルから当該タイルの左側に隣接するサブＮＡＮ
Ｄゲートタイルに信壮を伝送するための直列ワイヤＣ３
ＥＲＩＥＳ）に接続されていることがわかる。
イプとしてのタイルＢに於ては、ｎチャンネルトランジ
スタのドレイン１８を出力ワイヤ（ＯＵＴ）に接続する
代わりに、当該タイルの右側に位置するサブＮＡＮＤゲ
ートタイルから当該タイルの左側に隣接するサブＮＡＮ
Ｄゲートタイルに信壮を伝送するための直列ワイヤＣ３
ＥＲＩＥＳ）に接続されていることがわかる。
水平サブＮＡＮＤゲートタイルに於ける右端側タイルと
してのタイルＣに於ては、ｎチャンネルトランジスタの
ドレイン１９が直列ワイヤ（ＳＥＲＩＥＳ）にも接続さ
れているが、ｎチャンネルトランジスタのソース２０を
直列ワイヤに接続する代わりに、ソース２０が垂直上側
金属皮膜アースワイヤ（ＧＮＤ）に接続されていること
により、全ての人力がハイである時のみにチェーンに沿
って伝送されたロー信号が出力ワイヤ（ＯＵＴ）に到達
し得るようなプロセスを実現している。
してのタイルＣに於ては、ｎチャンネルトランジスタの
ドレイン１９が直列ワイヤ（ＳＥＲＩＥＳ）にも接続さ
れているが、ｎチャンネルトランジスタのソース２０を
直列ワイヤに接続する代わりに、ソース２０が垂直上側
金属皮膜アースワイヤ（ＧＮＤ）に接続されていること
により、全ての人力がハイである時のみにチェーンに沿
って伝送されたロー信号が出力ワイヤ（ＯＵＴ）に到達
し得るようなプロセスを実現している。
１人力水平ＮＡＮＤゲート即ちインバータとしてのタイ
ルＤに於ては、ｎチャンネルトランジスタのドレイン２
１が、左端タイルＡと同様に、出力ワイヤに接続されて
おり、ｎチャンネルトランジスタのソース２２が、右端
側タイルＣと同様にアースワイヤに接続されている。こ
のように、１つの人力がハイであれば、ｎチャンネルト
ランジスタが導通しく但しｐチャンネルトランジスタは
非導通）、アース信号（ＧＮＤ）が出力ワイヤ（ＯＵＴ
）に伝送されるようになる。それ以外の場合は、１つの
人力がローであった場合でも、ｐチャンネルトランジス
タが導通しく但しｎチャンネルトランジスタは非導通）
、電源信号（Ｖ ｄｄ）が出力ワイヤ（ＯＵＴ）に伝送
されるようになる。
ルＤに於ては、ｎチャンネルトランジスタのドレイン２
１が、左端タイルＡと同様に、出力ワイヤに接続されて
おり、ｎチャンネルトランジスタのソース２２が、右端
側タイルＣと同様にアースワイヤに接続されている。こ
のように、１つの人力がハイであれば、ｎチャンネルト
ランジスタが導通しく但しｐチャンネルトランジスタは
非導通）、アース信号（ＧＮＤ）が出力ワイヤ（ＯＵＴ
）に伝送されるようになる。それ以外の場合は、１つの
人力がローであった場合でも、ｐチャンネルトランジス
タが導通しく但しｎチャンネルトランジスタは非導通）
、電源信号（Ｖ ｄｄ）が出力ワイヤ（ＯＵＴ）に伝送
されるようになる。
このように、１つのタイルで、スタティックＣＭＯＳイ
ンバータの機能を発揮する。
ンバータの機能を発揮する。
最後に、特別ブランクタイルとしてのタイルＥは、事後
的マスクプログラミングにより変更されない限り何ら能
動的な機能を果さないという点でユニークであるが、他
の水平サブＮＡＮＤゲートタイルと同様の基礎皮膜を有
し、従って、適当な性能改善及び修理が必要である場合
には、この様な池のタイルに変換されることができる。
的マスクプログラミングにより変更されない限り何ら能
動的な機能を果さないという点でユニークであるが、他
の水平サブＮＡＮＤゲートタイルと同様の基礎皮膜を有
し、従って、適当な性能改善及び修理が必要である場合
には、この様な池のタイルに変換されることができる。
更に、能動的な機能が必要でなく、むしろ、隣接するタ
イルからＳＬＡの行に沿って信号を伝送し、ＮＡＮＤゲ
ートの人力をこの行に沿って分布させたい場合にこのタ
イルを好適に利用することができる。云うまでもなく、
どの自由導体タイルの自由導体ワイヤであれば、それが
利用し得る限り、どれも同様の有効性を有する。
イルからＳＬＡの行に沿って信号を伝送し、ＮＡＮＤゲ
ートの人力をこの行に沿って分布させたい場合にこのタ
イルを好適に利用することができる。云うまでもなく、
どの自由導体タイルの自由導体ワイヤであれば、それが
利用し得る限り、どれも同様の有効性を有する。
この特別ブランクタイルに着目すると、唯一の連絡用配
線接続部２３．２４がそれぞれ電源ワイヤ（Ｖ ｄｄ）
及びアースワイヤ（ＧＮＤ）に接続されていることがわ
かる。例えば、入力ワイヤ（ＩＮ）と、ｎチャンネルト
ランジスタ及びｐチャンネルトランジスタのゲートとを
構成するべき共通の多結晶シリコン２５との間には何ら
の連絡用配線も存在していない。
線接続部２３．２４がそれぞれ電源ワイヤ（Ｖ ｄｄ）
及びアースワイヤ（ＧＮＤ）に接続されていることがわ
かる。例えば、入力ワイヤ（ＩＮ）と、ｎチャンネルト
ランジスタ及びｐチャンネルトランジスタのゲートとを
構成するべき共通の多結晶シリコン２５との間には何ら
の連絡用配線も存在していない。
ｎチャンネル及びｐチャンネルトランジスタのソース２
６．２７は、初期状態に於てアースワイヤ（ＧＮＤ）及
び電源ワイヤ（Ｖ ｄｄ）をなしている。これらのトラ
ンジスタのドレイン２８．２つは互いに接続されており
、これらのトランジスタのゲート３０．３１はアースワ
イヤ（ＧＮＤ）に接続されている。これらの接続部は、
ｎチャンネル及びｐチャンネルトランジスタを非能動的
な初期状態に効果的に設定することができる。
６．２７は、初期状態に於てアースワイヤ（ＧＮＤ）及
び電源ワイヤ（Ｖ ｄｄ）をなしている。これらのトラ
ンジスタのドレイン２８．２つは互いに接続されており
、これらのトランジスタのゲート３０．３１はアースワ
イヤ（ＧＮＤ）に接続されている。これらの接続部は、
ｎチャンネル及びｐチャンネルトランジスタを非能動的
な初期状態に効果的に設定することができる。
しかしながら、コンタクトによる接続部３２．３３．３
４及び３５がそれぞれ、ｎチャンネルトランジスタのソ
ース２６及びドレイン２８と、ｎチャンネルトランジス
タ３０及びｐチャンネルトランジスタ３１のゲートが形
成されるべき共通の多結晶シリコン２５及びｐチャンネ
ルトランジスタのドレイン２つから形成される。これら
の接続部が配置されると、上側金属皮膜ワイヤに対して
連絡用配線接続部を追加することにより、この特別ブラ
ンクタイルを他の４種類の能動的水平サブＮＡＮＤゲー
トタイル（通常サブ機能タイル）のいずれにも変換する
ことができる。この変換を望まない場合でも、全ての４
つの上側金属皮膜及び最上層及び最下層の金属皮膜ワイ
ヤが、隣接するタイル間の信号を伝達するための自由ワ
イヤとして利用可能となる。
４及び３５がそれぞれ、ｎチャンネルトランジスタのソ
ース２６及びドレイン２８と、ｎチャンネルトランジス
タ３０及びｐチャンネルトランジスタ３１のゲートが形
成されるべき共通の多結晶シリコン２５及びｐチャンネ
ルトランジスタのドレイン２つから形成される。これら
の接続部が配置されると、上側金属皮膜ワイヤに対して
連絡用配線接続部を追加することにより、この特別ブラ
ンクタイルを他の４種類の能動的水平サブＮＡＮＤゲー
トタイル（通常サブ機能タイル）のいずれにも変換する
ことができる。この変換を望まない場合でも、全ての４
つの上側金属皮膜及び最上層及び最下層の金属皮膜ワイ
ヤが、隣接するタイル間の信号を伝達するための自由ワ
イヤとして利用可能となる。
しかして、第６図は、５種の水平サブＮＡＮＤゲートタ
イルのいずれをも事後的なマスクプロリミングにより他
のいずれのタイルにも変換し得ることを示している。こ
のフレキシビリティは、複雑な複合的論理機能であって
もその性能の向上及び修理を可能にする。例えば、マイ
クロプロセッサの制御部分に於て、成る論理ゲートの入
力の数及び位置を変更することにより重要な機能的変更
を行うことができる、このような複雑な変更の例が以下
に記載されている。
イルのいずれをも事後的なマスクプロリミングにより他
のいずれのタイルにも変換し得ることを示している。こ
のフレキシビリティは、複雑な複合的論理機能であって
もその性能の向上及び修理を可能にする。例えば、マイ
クロプロセッサの制御部分に於て、成る論理ゲートの入
力の数及び位置を変更することにより重要な機能的変更
を行うことができる、このような複雑な変更の例が以下
に記載されている。
ＣＭＯＳセルセットの種々のタイルクラスについての説
明。
明。
水平ＮＡＮＤゲートのクラスに加えて、本発明のに基づ
＜ＣＭＯＳセルセットは、他の種類の論理は或いは記憶
タイルを含む。分布サブゲートタイルの他の種類として
は、垂直サブＮＡＮＤゲートタイルや、ゲート要素を、
水平サブＮＡＮＤゲートタイルのｎ−ｐトランジスタペ
アのような共通の能動要素に分割するという同一の原則
に基づく水平及び垂直ＮＯＲゲート等を含む。
＜ＣＭＯＳセルセットは、他の種類の論理は或いは記憶
タイルを含む。分布サブゲートタイルの他の種類として
は、垂直サブＮＡＮＤゲートタイルや、ゲート要素を、
水平サブＮＡＮＤゲートタイルのｎ−ｐトランジスタペ
アのような共通の能動要素に分割するという同一の原則
に基づく水平及び垂直ＮＯＲゲート等を含む。
第７ａ図は、この場合アースからなる単一の定出力１が
２つの外側金属被膜水平ワイヤ２．３に沿って伝送され
るような接続及びインターフェイスタイルのクラスの１
つに属するタイルのＳＬＡテンブレー１−／回路図が示
されている。この比較的単純なタイルについて特筆すべ
きことは、定出力信号１が伝送されるべきワイヤに関し
て変更を行い得ることに加えて、特定のタイルの信号を
隣接していないタイルに向けて、アレイの行及び列に沿
って伝送し得るように、機能を大幅に分布させ得るよう
な水平自由ワイヤ４．５及び垂直自由ワイヤ６．７．８
及び９を用い得ることである。
２つの外側金属被膜水平ワイヤ２．３に沿って伝送され
るような接続及びインターフェイスタイルのクラスの１
つに属するタイルのＳＬＡテンブレー１−／回路図が示
されている。この比較的単純なタイルについて特筆すべ
きことは、定出力信号１が伝送されるべきワイヤに関し
て変更を行い得ることに加えて、特定のタイルの信号を
隣接していないタイルに向けて、アレイの行及び列に沿
って伝送し得るように、機能を大幅に分布させ得るよう
な水平自由ワイヤ４．５及び垂直自由ワイヤ６．７．８
及び９を用い得ることである。
第７ｄ図は３状態インバータタイルのＳＬＡテンブレー
１・及び対応する回路図を示す。この場合、１つのタイ
ルが、基本ＳＬＡグリッドの内の４つを占めかつ比較的
多数の自由ワイヤを備えており、この共通のタイルを集
積回路中に多数配設することができる。
１・及び対応する回路図を示す。この場合、１つのタイ
ルが、基本ＳＬＡグリッドの内の４つを占めかつ比較的
多数の自由ワイヤを備えており、この共通のタイルを集
積回路中に多数配設することができる。
ｎチャンネルトランジスタ３．４及びｐチャンネルトラ
ンジスタ５のいずれも動作していないためイネーブル信
号１かローであって、従ってその補数２がハイである場
合に論理三状態が達成される。しかしながら、イネーブ
ル信号１がハイであって、ｎチャンネルトランジスタ３
．４を作動させ、ｎチャンネルトランジスタ７．８を作
動させることによりアース信号９を出力１０に向けるこ
とより、ハイの入力信号が反転される。人力６がローで
あれば、ｐチャンネルトランジスタ１１を作動させ、電
源信号（Ｖｄｄ）１２が、ハイイネーブル信号１の補数
であるロー信号により作動したｐチャンネルトランジス
タ５を経て出力１０に送られることにより、入力信号６
が反転される。
ンジスタ５のいずれも動作していないためイネーブル信
号１かローであって、従ってその補数２がハイである場
合に論理三状態が達成される。しかしながら、イネーブ
ル信号１がハイであって、ｎチャンネルトランジスタ３
．４を作動させ、ｎチャンネルトランジスタ７．８を作
動させることによりアース信号９を出力１０に向けるこ
とより、ハイの入力信号が反転される。人力６がローで
あれば、ｐチャンネルトランジスタ１１を作動させ、電
源信号（Ｖｄｄ）１２が、ハイイネーブル信号１の補数
であるロー信号により作動したｐチャンネルトランジス
タ５を経て出力１０に送られることにより、入力信号６
が反転される。
第７Ｃ図は、直列水平伝送ゲートタイルのクラスのタイ
ルのＳＬＡテンプレート及び回路図を示す。１つのＳＬ
Ａグリッドを占めるのみであるこのタイルは、イネーブ
ル信号１によりイネーブルされた時に、イネーブル信号
１の補数３がｐチャンネルトランジスタ４を作動させる
間に、ｎチャンネルトランジスタ２を作動させ、入力信
号５がこのタイルを経て出力信号６へと伝送されように
するためのスイッチを提供することにある。イネーブル
信号１をローに設定することにより、ｎチャンネルトラ
ンジスタ２及びｐチャンネルトランジスタ４のいずれも
作動されず、従って出力信号６が何の影響も受けない。
ルのＳＬＡテンプレート及び回路図を示す。１つのＳＬ
Ａグリッドを占めるのみであるこのタイルは、イネーブ
ル信号１によりイネーブルされた時に、イネーブル信号
１の補数３がｐチャンネルトランジスタ４を作動させる
間に、ｎチャンネルトランジスタ２を作動させ、入力信
号５がこのタイルを経て出力信号６へと伝送されように
するためのスイッチを提供することにある。イネーブル
信号１をローに設定することにより、ｎチャンネルトラ
ンジスタ２及びｐチャンネルトランジスタ４のいずれも
作動されず、従って出力信号６が何の影響も受けない。
従って、イネーブル信号１の状態が、入力信号５が出力
信号６へと伝送されるようにする状態に対応するオン状
態にスイッチが置かれるか或いは、入力信号５が出力信
号ッチが置かれるか或いは、入力信号５が出力信号６へ
と伝送されない状態に対応するオフ状態にスイッチが置
かれるかを設定する。この場合、このタイルは、信号６
をこのタイルに向けて伝送し更に信号５として送り出す
るような他の方向に対する伝送ゲートとしても機能する
ことに着目されたい。
信号６へと伝送されるようにする状態に対応するオン状
態にスイッチが置かれるか或いは、入力信号５が出力信
号ッチが置かれるか或いは、入力信号５が出力信号６へ
と伝送されない状態に対応するオフ状態にスイッチが置
かれるかを設定する。この場合、このタイルは、信号６
をこのタイルに向けて伝送し更に信号５として送り出す
るような他の方向に対する伝送ゲートとしても機能する
ことに着目されたい。
第７ｄ図は、基本クロックラッチとしての記憶タイルの
クラスの１つのＳＬＡテンプレート及び対応する回路図
を示す。このタイルは４つのＳＬＡグリッドを占め比較
的多数の自由ワイヤを備えていることから、このラッチ
の出力から人力を受け、該入力に対°して何らかの論理
機能を果たすようなサブゲート論理タイル等の隣接する
別のクラスのタイルに連係して配設されるのに適する。
クラスの１つのＳＬＡテンプレート及び対応する回路図
を示す。このタイルは４つのＳＬＡグリッドを占め比較
的多数の自由ワイヤを備えていることから、このラッチ
の出力から人力を受け、該入力に対°して何らかの論理
機能を果たすようなサブゲート論理タイル等の隣接する
別のクラスのタイルに連係して配設されるのに適する。
異なるクラスのタイル同士を組合せ得るという特徴は、
後記するように本発明に基づ＜ＣＭＯＳセルセットの重
要な特徴である。
後記するように本発明に基づ＜ＣＭＯＳセルセットの重
要な特徴である。
この単純なラッチタイルは、当業者に良く知られた２相
クロツク（φ１及びφ２）により制御される。クロック
の第１の位相区間（φ１）に於ては、φ１がハイであっ
て、φ２がローであることから、ｎチャンネルトランジ
スタ３及びｐチャンネルトランジスタ４の両者が作動し
、人力（ｄ）５が、このタイルにラッチされ、この人力
はインバータ６により反転され、この人力５の補数即ち
ラッチの出力８の補数７として伝送され、更にインバー
タ９により元の状態に反転され、更にこのラッチの出力
８として伝送される。
クロツク（φ１及びφ２）により制御される。クロック
の第１の位相区間（φ１）に於ては、φ１がハイであっ
て、φ２がローであることから、ｎチャンネルトランジ
スタ３及びｐチャンネルトランジスタ４の両者が作動し
、人力（ｄ）５が、このタイルにラッチされ、この人力
はインバータ６により反転され、この人力５の補数即ち
ラッチの出力８の補数７として伝送され、更にインバー
タ９により元の状態に反転され、更にこのラッチの出力
８として伝送される。
クロックの第２の位相区間（φ２）にあっては、人力５
が既に利用不可能であった場合であってもこのラッチは
、出力８及びその補数７を利用可能とする。φ１がロー
であってφ２がハイであるために、ｎチャンネルトラン
ジスタ１０及びｐチャンネルトランジスタ１１の両者が
導通状態であっても、ｎチャンネルトランジスタ３及び
ｐチャンネルトランジスタ４のいずれも導通しない。こ
れは、φ１及びφ２が反転しており、φ１がｐチャンネ
ルトランジスタのゲートに転送され、φ２がｎチャンネ
ルトランジスタのゲートに伝送されるからである。従っ
て、クロックの第２位相区間にあって、出力信号は、導
通したトランジスタ１０．１１間及びインバータ６．９
を経てループバックされる。このように、ラッチタイル
の人力５はクロックの第１の位相区間（φ１）の間にク
ロック即ちラッチインされ、クロックの第２の位相区間
（φ２）の間に、出力信号８及びその補数７としてラッ
チアウトされる。
が既に利用不可能であった場合であってもこのラッチは
、出力８及びその補数７を利用可能とする。φ１がロー
であってφ２がハイであるために、ｎチャンネルトラン
ジスタ１０及びｐチャンネルトランジスタ１１の両者が
導通状態であっても、ｎチャンネルトランジスタ３及び
ｐチャンネルトランジスタ４のいずれも導通しない。こ
れは、φ１及びφ２が反転しており、φ１がｐチャンネ
ルトランジスタのゲートに転送され、φ２がｎチャンネ
ルトランジスタのゲートに伝送されるからである。従っ
て、クロックの第２位相区間にあって、出力信号は、導
通したトランジスタ１０．１１間及びインバータ６．９
を経てループバックされる。このように、ラッチタイル
の人力５はクロックの第１の位相区間（φ１）の間にク
ロック即ちラッチインされ、クロックの第２の位相区間
（φ２）の間に、出力信号８及びその補数７としてラッ
チアウトされる。
出力信号８及びその補数７が第１の位相区間（φ１）の
間に利用可能であることに留意されたい。しかしながら
、−旦φ１がローとなり、φ２がハイとなると、ラッチ
は入力５からの影響を受けなくなる。
間に利用可能であることに留意されたい。しかしながら
、−旦φ１がローとなり、φ２がハイとなると、ラッチ
は入力５からの影響を受けなくなる。
第７ｅ図は、エクスクル−シブＮＯＲ（ＸＮＯＲ）機能
を果す本発明に基づ（ＣＭＯＳセルセットの比較的複雑
なりラスのタイルを示している。
を果す本発明に基づ（ＣＭＯＳセルセットの比較的複雑
なりラスのタイルを示している。
このタイルは、４のＳＬＡグリッドを必要とし、他のＣ
ＭＯＳセルセットタイルと同様に集積回路内に於て所望
のグリッド位置にこのタイルを配置し得るようにするた
めの多数の自由ワイヤを提供する。
ＭＯＳセルセットタイルと同様に集積回路内に於て所望
のグリッド位置にこのタイルを配置し得るようにするた
めの多数の自由ワイヤを提供する。
このタイルには言うまでもなく２つの人力１．２が備え
られている。第１の入力１はｐチャンネルトランジスタ
４及びｎチャンネルトランジスタ５からなる右端のトラ
ンジスタペア３に向けて電流を送り込み、インバータ６
により得られるその補数は、ｎチャンネルトランジスタ
８及びｐチャンネルトランジスタ９からなる左端トラン
ジスタペア７に向けて電流を送り込む。第２の人力２及
びインバータ１０から得られるその補数は、トランジス
タペア３及び７のいずれが作動するかを定める。人力２
がハイであれば、入力１の補数がトランジスタペア７を
通過し、インバータ１１により再び元の状態に反転され
、このＸＮＯＲタイルの出力１２として伝送される。人
力２がローであれば、入力２はトランジスタペア３を通
過し、かつ反転されることより、入力１の補数がこのＸ
ＮＯＲイルの出力１２へと伝送される。従って出力１２
は、人力１．２の両者がハイ若しくはローとなった時に
のみハイとなる。
られている。第１の入力１はｐチャンネルトランジスタ
４及びｎチャンネルトランジスタ５からなる右端のトラ
ンジスタペア３に向けて電流を送り込み、インバータ６
により得られるその補数は、ｎチャンネルトランジスタ
８及びｐチャンネルトランジスタ９からなる左端トラン
ジスタペア７に向けて電流を送り込む。第２の人力２及
びインバータ１０から得られるその補数は、トランジス
タペア３及び７のいずれが作動するかを定める。人力２
がハイであれば、入力１の補数がトランジスタペア７を
通過し、インバータ１１により再び元の状態に反転され
、このＸＮＯＲタイルの出力１２として伝送される。人
力２がローであれば、入力２はトランジスタペア３を通
過し、かつ反転されることより、入力１の補数がこのＸ
ＮＯＲイルの出力１２へと伝送される。従って出力１２
は、人力１．２の両者がハイ若しくはローとなった時に
のみハイとなる。
ＣＭＯＳセルセットを用いて構成される分布論理ゲート
。
。
次に再び分布論理ゲートについて言及する。第８ａ図、
第８ｂ図及び第８Ｃ図は、本発明に基づ（ＣＭＯＳセル
セットにより、集積回路中に於て、本実施例の場合論理
ＮＡＮＤゲートからなる機能を殆ど自由に分布させ得る
様子を示している。このようなＮＡＮＤゲートは、殆ど
任意の列が、他の論理及びまたは記憶機能を果し得るよ
うに、ＳＬＡの行の一部若しくは全てに沿ってこのよう
なＮＡＮＤゲートを分布させることができる。
第８ｂ図及び第８Ｃ図は、本発明に基づ（ＣＭＯＳセル
セットにより、集積回路中に於て、本実施例の場合論理
ＮＡＮＤゲートからなる機能を殆ど自由に分布させ得る
様子を示している。このようなＮＡＮＤゲートは、殆ど
任意の列が、他の論理及びまたは記憶機能を果し得るよ
うに、ＳＬＡの行の一部若しくは全てに沿ってこのよう
なＮＡＮＤゲートを分布させることができる。
更に、個々のＮＡＮＤゲートは、単一のＳＬＡ行若しく
は列に限定されず、殆ど任意の態様をもって、複数の行
及び列に渡るようにジグザグ状に延在することかできる
。１つのＮＡＮＤゲートの出力が別のＮＡＮＤゲートの
人力であるような複数のＮＡＮＤゲートの総合接続を、
ジグソーパスルの様に格子状に配設し、個々のタイルの
外側に於てチャンネルの経路を設ける必要を小さくする
ことができる。
は列に限定されず、殆ど任意の態様をもって、複数の行
及び列に渡るようにジグザグ状に延在することかできる
。１つのＮＡＮＤゲートの出力が別のＮＡＮＤゲートの
人力であるような複数のＮＡＮＤゲートの総合接続を、
ジグソーパスルの様に格子状に配設し、個々のタイルの
外側に於てチャンネルの経路を設ける必要を小さくする
ことができる。
このサブＮＡＮＤゲートタイル自イ本によって占められ
る領域の全体は、標準的なセルとしてのＮＡＮＤゲート
よりも高密度ではないが、このようなタイルの設計に固
有な機能の分布のためのフレキシビリティのおかげで、
標準的セルの外側のチャンネル経路によって占められる
べき比較的大きな領域を削減し得ることから、殆どカス
タム設計された集積回路と同等の全体的な集積度の高密
度化を図ることができる。しかも、これらのタイルは、
論理及び記憶機能を最適な状態で組合せることができる
ことからチャンネル経路に対する必要度が削減する。
る領域の全体は、標準的なセルとしてのＮＡＮＤゲート
よりも高密度ではないが、このようなタイルの設計に固
有な機能の分布のためのフレキシビリティのおかげで、
標準的セルの外側のチャンネル経路によって占められる
べき比較的大きな領域を削減し得ることから、殆どカス
タム設計された集積回路と同等の全体的な集積度の高密
度化を図ることができる。しかも、これらのタイルは、
論理及び記憶機能を最適な状態で組合せることができる
ことからチャンネル経路に対する必要度が削減する。
第８ｂ図は、第８ａ図に示された回路の論理構造を示す
。第８ｃ図は、この回路の対応するタイルパターンを示
している。この例に於ける論理は比較的単純であるが、
本実施例に於て、用いられているタイル張りの手法は、
より複雑な論理機能と同程度の容易さで取扱い得るよう
にする。しかも、機能が複雑になるに従って節約される
チャンネル経路の面積が大きくなり、個々のタイル自体
によって占められる面積が無視し得る程小さくなる。
。第８ｃ図は、この回路の対応するタイルパターンを示
している。この例に於ける論理は比較的単純であるが、
本実施例に於て、用いられているタイル張りの手法は、
より複雑な論理機能と同程度の容易さで取扱い得るよう
にする。しかも、機能が複雑になるに従って節約される
チャンネル経路の面積が大きくなり、個々のタイル自体
によって占められる面積が無視し得る程小さくなる。
第８ａ図及び第８ｂ図に示されているように、論理ＮＡ
ＮＤゲートＧ１は１つのタイルのみからなり、従って要
するにインバータをなしている。
ＮＤゲートＧ１は１つのタイルのみからなり、従って要
するにインバータをなしている。
入力信号■１は、上記したように、１１がハイであって
ソース接地信号が出力（ＡＯＵＴ）に伝送される場合に
はＮＡＮＤゲートＧ１のｎチャンネルトランジスタを、
或いは１１がローであってソース接地信号が出力（ＯＵ
ＴＩ）として伝送される場合にはｐチャンネルトランジ
スタをそれぞれ作動されることにより反転される。信号
ＯＵＴ １は２人力ＮＡＮＤゲートＧ２及び４人力ＮＡ
ＮＤゲートＧ３の人力へと伝送される。
ソース接地信号が出力（ＡＯＵＴ）に伝送される場合に
はＮＡＮＤゲートＧ１のｎチャンネルトランジスタを、
或いは１１がローであってソース接地信号が出力（ＯＵ
ＴＩ）として伝送される場合にはｐチャンネルトランジ
スタをそれぞれ作動されることにより反転される。信号
ＯＵＴ １は２人力ＮＡＮＤゲートＧ２及び４人力ＮＡ
ＮＤゲートＧ３の人力へと伝送される。
ＮＡＮＤゲートＧ２の出力信号０ＵＴ２は、ゲートＧ２
のｎチャンネル及びｐチャンネルトランジスタのゲート
への人力０ＵＴ１及びＩ２の両者がハイである場合には
、両ｐチャンネルトランジスタを非作動状態とし、かつ
両ｎチャンネルトランジスタを作動状態とすることによ
り、接地信号が出力信号０ＵＴ２として伝送されるよう
にする。
のｎチャンネル及びｐチャンネルトランジスタのゲート
への人力０ＵＴ１及びＩ２の両者がハイである場合には
、両ｐチャンネルトランジスタを非作動状態とし、かつ
両ｎチャンネルトランジスタを作動状態とすることによ
り、接地信号が出力信号０ＵＴ２として伝送されるよう
にする。
人力０ＵＴ１若しくは人力Ｉ２のいずれかがローである
場合には、ＮＡＮＤゲートＧ２の出力信号０ＵＴ２がハ
イとなり、ゲートＧ２のｎチャンネルトランジスタの直
列チェーンを断ち、接地信号がこれら両ｌ・ランジスタ
の一方若しくは両者を通過するのを阻止し、ゲートＧ２
のｐチャンネルトランジスタのいずれか若しくは両者を
作動させることにより、電源信号が０ＵＴ２として伝送
されるようにする。
場合には、ＮＡＮＤゲートＧ２の出力信号０ＵＴ２がハ
イとなり、ゲートＧ２のｎチャンネルトランジスタの直
列チェーンを断ち、接地信号がこれら両ｌ・ランジスタ
の一方若しくは両者を通過するのを阻止し、ゲートＧ２
のｐチャンネルトランジスタのいずれか若しくは両者を
作動させることにより、電源信号が０ＵＴ２として伝送
されるようにする。
」二記したように、信号０ＵＴＩは４人力ＮＡＮＤゲー
１− Ｇ ３の人力しても伝送される。ＮＡＮＤゲート
Ｇ２及びＧ３の機能は、大変近似しているが、ＮＡＮＤ
ゲートＧ３は、ＮＡＮＤゲートＧ２に見られない追加の
（第３及び第４の）の人力を備えることに対応するよう
な２つの中間タイルを備えている。
１− Ｇ ３の人力しても伝送される。ＮＡＮＤゲート
Ｇ２及びＧ３の機能は、大変近似しているが、ＮＡＮＤ
ゲートＧ３は、ＮＡＮＤゲートＧ２に見られない追加の
（第３及び第４の）の人力を備えることに対応するよう
な２つの中間タイルを備えている。
ＮＡＮＤゲートＧ３の出力信号０ＵＴ３は、ゲートＧ３
の４つの対応するｎチャンネルトランジスタのゲートの
人力■２、Ｉ３．０ＵＴＩ及び■４のいずれかがハイで
あった場合にローとなりゲートＧ３の全てのｐチャンネ
ルトランジスタを非作動状態し、ゲートＧ３の全てのｎ
チャンネルトランジスタを作動状態にして接地信号が出
力信号０ＵＴ３として伝送されるようにするＮＡＮＤゲ
−ｌ−Ｇ ３の出力信号０ＵＴ３は、４つの入力■２．
１３．０ＵＴＩ若しくはＩ４のいずれかがローであった
場合にはハイとなり、ｎチャンネルトランジスタの直列
チェーンを断ち、接地信号がこれら４つのｎチャンネル
トランジスタのいずれか若しくは全てを通過するのを阻
止し、４つのｐチャンネルトランジスタの１つを作動さ
せることにより、電源信号出力信号０ＵＴ３として伝送
されるようにする。
の４つの対応するｎチャンネルトランジスタのゲートの
人力■２、Ｉ３．０ＵＴＩ及び■４のいずれかがハイで
あった場合にローとなりゲートＧ３の全てのｐチャンネ
ルトランジスタを非作動状態し、ゲートＧ３の全てのｎ
チャンネルトランジスタを作動状態にして接地信号が出
力信号０ＵＴ３として伝送されるようにするＮＡＮＤゲ
−ｌ−Ｇ ３の出力信号０ＵＴ３は、４つの入力■２．
１３．０ＵＴＩ若しくはＩ４のいずれかがローであった
場合にはハイとなり、ｎチャンネルトランジスタの直列
チェーンを断ち、接地信号がこれら４つのｎチャンネル
トランジスタのいずれか若しくは全てを通過するのを阻
止し、４つのｐチャンネルトランジスタの１つを作動さ
せることにより、電源信号出力信号０ＵＴ３として伝送
されるようにする。
１人力インバータとしての垂直ＮＡＮＤゲートＧ１は、
ＮＡＮＤゲートＧ１の出力及びＮＡＮＤゲートＧ２の入
力を兼ねる列ワイヤ信号０ＵＴＩを共有する２人力水平
ＮＡＮＤゲートＧ１及び、Ｎ Ａ Ｎ ＤゲートＧ１の
出力及びＮＡＮＤゲートＧ３の人力を兼ねる列ワイヤ信
号０ＵＴＩを共有する４人力水平ＮＡＮＤゲートＧ３の
両者に対して直交する。ここで、ＮＡＮＤゲートＧ１、
Ｇ２と同様に、直交ゲートは必ずしも隣接していること
を必要としない。これらは、ＮＡＮＤゲートＧ１、Ｇ３
の場合と同様に、自由ワイヤを介して若しくは通常サブ
機能タイルにより互いに分離されたものであって良い。
ＮＡＮＤゲートＧ１の出力及びＮＡＮＤゲートＧ２の入
力を兼ねる列ワイヤ信号０ＵＴＩを共有する２人力水平
ＮＡＮＤゲートＧ１及び、Ｎ Ａ Ｎ ＤゲートＧ１の
出力及びＮＡＮＤゲートＧ３の人力を兼ねる列ワイヤ信
号０ＵＴＩを共有する４人力水平ＮＡＮＤゲートＧ３の
両者に対して直交する。ここで、ＮＡＮＤゲートＧ１、
Ｇ２と同様に、直交ゲートは必ずしも隣接していること
を必要としない。これらは、ＮＡＮＤゲートＧ１、Ｇ３
の場合と同様に、自由ワイヤを介して若しくは通常サブ
機能タイルにより互いに分離されたものであって良い。
これらは、ゲー）Ｇ４、Ｇ５について以下に説明される
ように、同様のジグソーパズル片を組合せるように直角
方向に互いに市なり合うものであっても良い。
ように、同様のジグソーパズル片を組合せるように直角
方向に互いに市なり合うものであっても良い。
本発明によれば、集積回路設計者は、より複雑な機能の
サブゲートタイルなとの機能的要素の自由な分布を含む
、個々の機能の配列に関して高いフレキシビリティを得
ることができる。サブＮＡＮＤゲートＧ３は、水平サブ
ＮＡＮＤゲート及び垂直サブＮＡＮＤゲートを含むジグ
ザグゲートからなるものであって良い。
サブゲートタイルなとの機能的要素の自由な分布を含む
、個々の機能の配列に関して高いフレキシビリティを得
ることができる。サブＮＡＮＤゲートＧ３は、水平サブ
ＮＡＮＤゲート及び垂直サブＮＡＮＤゲートを含むジグ
ザグゲートからなるものであって良い。
通常、垂直サブ機能タイルは複数の直交機能を生み出し
、１つの機能の出力が、直角方向に配設された機能の人
力に接続される。しかしながら、オーミックタイルを用
いることにより、オーミックタイルに至る一連のｎチャ
ンネルトランジスタに沿って信号を伝送する単純ワイヤ
が直角方向に出力し得るようにワイヤを曲げ、単一のゲ
ートをアレイの殆ど任意の列及び行についてジグザグに
延在させることができる。
、１つの機能の出力が、直角方向に配設された機能の人
力に接続される。しかしながら、オーミックタイルを用
いることにより、オーミックタイルに至る一連のｎチャ
ンネルトランジスタに沿って信号を伝送する単純ワイヤ
が直角方向に出力し得るようにワイヤを曲げ、単一のゲ
ートをアレイの殆ど任意の列及び行についてジグザグに
延在させることができる。
第８ａ図に示された実施例に於て、ＮＡＮＤゲートＧ３
の人力Ｉ２は、水平サブＮＡＮＤゲートに伝送され更に
オーミックタイルを経て、人力Ｉ３を受ける垂直サブＮ
ＡＮＤゲートタイルに伝送される。２つの追加のオーミ
ックタイルにより、当該タイルの信号を、アレイの行方
向に伝送し、人力■４を受ける隣接する列の別のサブＮ
ＡＮＤゲートへと伝送し、更に、別のオーミックタイル
が当該タイルの出力信号を曲げ、この信号を、人力０Ｕ
Ｔ１を受ける右端の水平サブＮＡＮＤゲートタイルへと
伝送する。
の人力Ｉ２は、水平サブＮＡＮＤゲートに伝送され更に
オーミックタイルを経て、人力Ｉ３を受ける垂直サブＮ
ＡＮＤゲートタイルに伝送される。２つの追加のオーミ
ックタイルにより、当該タイルの信号を、アレイの行方
向に伝送し、人力■４を受ける隣接する列の別のサブＮ
ＡＮＤゲートへと伝送し、更に、別のオーミックタイル
が当該タイルの出力信号を曲げ、この信号を、人力０Ｕ
Ｔ１を受ける右端の水平サブＮＡＮＤゲートタイルへと
伝送する。
このように、個々のＮＡＮＤゲートＧ３はアレイの４行
及び４列に沿ってジグザグ状に分布する４つのサブ機能
タイルを含む。このようなフレキシビリティは、人力Ｉ
２、Ｉ３．０ＵＴ２及びＩ４及び出力０ＵＴ３が種々の
行及び列に位置することから理解されるように、このよ
うなフレキシビリティは、ゲート人力及び出力の配置を
大幅に変更可能とする。従って、サブＮＡＮＤゲートタ
イルは、フリップフロップや、ＮＡＮＤゲート論理が用
いられるような、他の記憶及び論理機能等地のクラスの
タイルに対して極めて高い適合性を有している。
及び４列に沿ってジグザグ状に分布する４つのサブ機能
タイルを含む。このようなフレキシビリティは、人力Ｉ
２、Ｉ３．０ＵＴ２及びＩ４及び出力０ＵＴ３が種々の
行及び列に位置することから理解されるように、このよ
うなフレキシビリティは、ゲート人力及び出力の配置を
大幅に変更可能とする。従って、サブＮＡＮＤゲートタ
イルは、フリップフロップや、ＮＡＮＤゲート論理が用
いられるような、他の記憶及び論理機能等地のクラスの
タイルに対して極めて高い適合性を有している。
垂直ＮＡＮＤゲートＧ４は、ＮＡＮＤゲー１− Ｇ１の
入力でもある１１及びＮＡＮＤゲートＧ２、Ｇ３の出力
０ＵＴ２及び０ＵＴ３からなる３つの入力を有している
。ＮＡＮＤゲートＧ４の出力信号０ＵＴ４は、３つの人
力のそれぞれに対応するｎチャンネル及びｐチャンネル
トランジスタのペアのケートの３つの人力■１．０ＵＴ
２及び０ＵＴ３の全てがハイとなった時にローとなり、
３つのｐチャンネルトランジスタの全てを非作動状態と
し、ｎチャンネルトランジスタを全て作動状態とし、接
地信号が出力信号０ＵＴ４として伝送されるようにする
。
入力でもある１１及びＮＡＮＤゲートＧ２、Ｇ３の出力
０ＵＴ２及び０ＵＴ３からなる３つの入力を有している
。ＮＡＮＤゲートＧ４の出力信号０ＵＴ４は、３つの人
力のそれぞれに対応するｎチャンネル及びｐチャンネル
トランジスタのペアのケートの３つの人力■１．０ＵＴ
２及び０ＵＴ３の全てがハイとなった時にローとなり、
３つのｐチャンネルトランジスタの全てを非作動状態と
し、ｎチャンネルトランジスタを全て作動状態とし、接
地信号が出力信号０ＵＴ４として伝送されるようにする
。
ＮＡＮＤゲートＧ４の出力信号０ＵＴ４は、３つの入力
１１．０ＵＴ２及び０ＵＴ３の全てがローとなった時に
ハイとなり、３つのｎチャンネルトランジスタの直列チ
ェーンを断ち、接地信号がこれらのｎチャンネルトラン
ジスタのいずれか若しくは全てを通過し得ないようにし
、３つのｐチャンネルトランジスタの１つを作動させ、
電源信号が出力信号０ＵＴ４として伝送されるようにす
る。
１１．０ＵＴ２及び０ＵＴ３の全てがローとなった時に
ハイとなり、３つのｎチャンネルトランジスタの直列チ
ェーンを断ち、接地信号がこれらのｎチャンネルトラン
ジスタのいずれか若しくは全てを通過し得ないようにし
、３つのｐチャンネルトランジスタの１つを作動させ、
電源信号が出力信号０ＵＴ４として伝送されるようにす
る。
２人力水平ＮＡＮＤゲートＧ５の左端側のタイルは、垂
直ＮＡＮＤゲートＧ６の人力でもあるＮＡＮＤゲートＧ
５の出力０ＵＴ５からの信号を伝送されるのと同一の行
に位置すると共にＮＡＮＤゲートＧ４の両タイル間に位
置している。
直ＮＡＮＤゲートＧ６の人力でもあるＮＡＮＤゲートＧ
５の出力０ＵＴ５からの信号を伝送されるのと同一の行
に位置すると共にＮＡＮＤゲートＧ４の両タイル間に位
置している。
ＮＡＮＤゲートＧ５の出力信号０ＵＴ５は、２つの人力
のそれぞれに対応するｎチャンネル及びｐチャンネルト
ランジスタのペアのゲートの人力０ＵＴ４及び■２の両
者がハイである場合にローとなり、両ｐチャンネルトラ
ンジスタを非作動状態し、両ｎチャンネルトランジスタ
を作動状態として、更に接地信号を出力信号０ＵＴ５と
して伝送する。
のそれぞれに対応するｎチャンネル及びｐチャンネルト
ランジスタのペアのゲートの人力０ＵＴ４及び■２の両
者がハイである場合にローとなり、両ｐチャンネルトラ
ンジスタを非作動状態し、両ｎチャンネルトランジスタ
を作動状態として、更に接地信号を出力信号０ＵＴ５と
して伝送する。
ＮＡＮＤゲートＧ５の出力信号０ＵＴ５は、入力０ＵＴ
４若しくは人力Ｉ２がローとなった時にハイとなり、両
ｎチャンネルトランジスタの直列チエインを断ち、接地
信号がこれらのトランジスタのいずれか若しくは両者に
伝送されるのを阻止し、ｐチャンネルトランジスタのい
ずれか一方若しくは両者を作動させることより、電源信
号が出力信号０ＵＴ５として伝送されるようにする。
４若しくは人力Ｉ２がローとなった時にハイとなり、両
ｎチャンネルトランジスタの直列チエインを断ち、接地
信号がこれらのトランジスタのいずれか若しくは両者に
伝送されるのを阻止し、ｐチャンネルトランジスタのい
ずれか一方若しくは両者を作動させることより、電源信
号が出力信号０ＵＴ５として伝送されるようにする。
直交ＮＡＮＤゲートＧ４、Ｇ５がＴ字状に配列されてい
るのに対し、ＮＡＮＤゲートＧ５の出力信号０ＵＴ５は
アレイの行方向に沿って分布しており、タイルの２つの
列を通過した後に、３人力垂直ＮＡＮＤゲートＧ６の中
間のタイルに到達する。ＮＡＮＤゲートＧ５はこの３人
力垂直ＮＡＮＤゲートＧ６に対して直交している。それ
に対して、ＮＡＮＤゲートＧ３は、成る意味に於て、Ｎ
ＡＮＤゲートＧ４及びＮＡＮＤゲートＧ６の両者に対し
て直交し、その出力０ＵＴ３が伝送されるべき行に沿っ
てこれら２つのゲート間に位置している。
るのに対し、ＮＡＮＤゲートＧ５の出力信号０ＵＴ５は
アレイの行方向に沿って分布しており、タイルの２つの
列を通過した後に、３人力垂直ＮＡＮＤゲートＧ６の中
間のタイルに到達する。ＮＡＮＤゲートＧ５はこの３人
力垂直ＮＡＮＤゲートＧ６に対して直交している。それ
に対して、ＮＡＮＤゲートＧ３は、成る意味に於て、Ｎ
ＡＮＤゲートＧ４及びＮＡＮＤゲートＧ６の両者に対し
て直交し、その出力０ＵＴ３が伝送されるべき行に沿っ
てこれら２つのゲート間に位置している。
ＮＡＮＤゲー）Ｇ６は、出力０ＵＴ６が伝送されるべき
列に沿って分布し、信号■１が伝送されるべき行に沿っ
てブランクタイルを残す。このタイルは必ずしもブラン
クであることを必要とせず必要に応じて事後的マスクプ
ログラミングにより別のサブＮＡＮＤゲートに変換し得
るような特別ブランクタイルや、自由導体タイルを経て
出力信号０ＵＴ６が伝送されるようにするような自由導
体を含む、サブＮＯＲゲートタイルやフリップフロップ
といった他のタイル等、上記したような任意の自由導体
タイルのからなるものであってよい。
列に沿って分布し、信号■１が伝送されるべき行に沿っ
てブランクタイルを残す。このタイルは必ずしもブラン
クであることを必要とせず必要に応じて事後的マスクプ
ログラミングにより別のサブＮＡＮＤゲートに変換し得
るような特別ブランクタイルや、自由導体タイルを経て
出力信号０ＵＴ６が伝送されるようにするような自由導
体を含む、サブＮＯＲゲートタイルやフリップフロップ
といった他のタイル等、上記したような任意の自由導体
タイルのからなるものであってよい。
ＮＡＮＤゲートＧ６の出力信号０ＵＴ６は、対応するｎ
チャンネルトランジスタのゲートの３つの入力０ＵＴ５
．０ＵＴ２及び０ＵＴ３のいずれかがハイとなった時に
ローとなり、３つのｐチャンネルトランジスタの全てを
非作動状態とし接地信号が出力信号０ＵＴ６として伝送
されるようにする一０ＮＡＮＤゲートＧ６の出力信号０
ＵＴ６は、３つの入力０ＵＴ５．０ＵＴ２及び０ＵＴ３
のいずれかがローとなった時にハイとなり、接地信号が
これら２つのｎチャンネルトランジスタのいずれか若し
くは全てを通過し得ないようにし、３つのｐチャンネル
トランジスタの１つ若しくは複数を作動させ、電源信号
が出力信号０ＵＴ６として伝送されるようにする。
チャンネルトランジスタのゲートの３つの入力０ＵＴ５
．０ＵＴ２及び０ＵＴ３のいずれかがハイとなった時に
ローとなり、３つのｐチャンネルトランジスタの全てを
非作動状態とし接地信号が出力信号０ＵＴ６として伝送
されるようにする一０ＮＡＮＤゲートＧ６の出力信号０
ＵＴ６は、３つの入力０ＵＴ５．０ＵＴ２及び０ＵＴ３
のいずれかがローとなった時にハイとなり、接地信号が
これら２つのｎチャンネルトランジスタのいずれか若し
くは全てを通過し得ないようにし、３つのｐチャンネル
トランジスタの１つ若しくは複数を作動させ、電源信号
が出力信号０ＵＴ６として伝送されるようにする。
このように、第８ａ図に示された回路図及び第８ｂ図に
示された論理構成図は、本発明に基づくＣＭＯＳセルセ
ットに基づくタイルの手法により、ブランクタイルその
他の自由ワイヤを含むアレイの行若しくは列に沿ってＮ
ＡＮＤゲートの機能を分布させるのみならず、殆ど任意
の行及び任意の列の両者に沿ってジクザク状にＮＡＮＤ
ゲートの機能を分布させることができる。１つのゲート
の出力がこれに直交する別のゲートの人力に接続される
ような複数の直交ゲートを構成する能力に加えて、ＮＡ
ＮＤゲートの機能及びより複雑な機能を、集積回路内に
概ね自由に分布させることができる。ゲート若しく機能
の入力及び出力は実際のサブ機能要素（タイル）自体と
同様にアレイの殆ど任意の行及び列に沿って分布させる
ことができる。
示された論理構成図は、本発明に基づくＣＭＯＳセルセ
ットに基づくタイルの手法により、ブランクタイルその
他の自由ワイヤを含むアレイの行若しくは列に沿ってＮ
ＡＮＤゲートの機能を分布させるのみならず、殆ど任意
の行及び任意の列の両者に沿ってジクザク状にＮＡＮＤ
ゲートの機能を分布させることができる。１つのゲート
の出力がこれに直交する別のゲートの人力に接続される
ような複数の直交ゲートを構成する能力に加えて、ＮＡ
ＮＤゲートの機能及びより複雑な機能を、集積回路内に
概ね自由に分布させることができる。ゲート若しく機能
の入力及び出力は実際のサブ機能要素（タイル）自体と
同様にアレイの殆ど任意の行及び列に沿って分布させる
ことができる。
相互接続されたゲートは、違いに直交するように分布す
ることができ、個々のゲートは上記したようにオーミッ
クタイルを用いた複数の行及び列に沿ってジグザグ状に
分布させることができる。
ることができ、個々のゲートは上記したようにオーミッ
クタイルを用いた複数の行及び列に沿ってジグザグ状に
分布させることができる。
これらの機能はＳＬＡのモジュール等の異なる部分に於
て分離することができる。これら、分離された機能間の
接続が必要となった場合には、個々のゲート及び場合に
よってはサブゲートタイルを、ＳＬＡの異なる行及び列
に移動させ、このような接続が容易に行い得るようにす
ることができる。
て分離することができる。これら、分離された機能間の
接続が必要となった場合には、個々のゲート及び場合に
よってはサブゲートタイルを、ＳＬＡの異なる行及び列
に移動させ、このような接続が容易に行い得るようにす
ることができる。
第８Ｃ図は、ソフトウェアを利用して、本発明に基づ＜
ＣＭＯＳセルセットタイルからなる記憶論理アレイグリ
ッドを実際のデジタルデータベースのレイアウトに変換
する際に、第８ｂ図に示された論理のＳＬＡレイアウト
を実際に構築する様子が第８Ｃ図に示されている。イン
バータＧ１は１つの垂直サブＮＡＮＤゲートタイルＥ−
２のみからなり、この出力０ＵＴＩは水平ＮＡＮＤゲー
トＧ２のタイルＥ１及びジグザグＮＡＮＤゲートＧ３に
供給される。
ＣＭＯＳセルセットタイルからなる記憶論理アレイグリ
ッドを実際のデジタルデータベースのレイアウトに変換
する際に、第８ｂ図に示された論理のＳＬＡレイアウト
を実際に構築する様子が第８Ｃ図に示されている。イン
バータＧ１は１つの垂直サブＮＡＮＤゲートタイルＥ−
２のみからなり、この出力０ＵＴＩは水平ＮＡＮＤゲー
トＧ２のタイルＥ１及びジグザグＮＡＮＤゲートＧ３に
供給される。
ＮＡＮＤゲートＧ２は、行１に沿って分布しており、水
平ＮＡＮＤゲートＧ５の水平サブＮＡＮＤゲートタイル
Ｂ−３及びジグザグＮＡＮＤゲートＧ３の水平サブＮＡ
ＮＤゲートタイルＢ−４と列Ｂに於ける人力■２を共有
することができる。
平ＮＡＮＤゲートＧ５の水平サブＮＡＮＤゲートタイル
Ｂ−３及びジグザグＮＡＮＤゲートＧ３の水平サブＮＡ
ＮＤゲートタイルＢ−４と列Ｂに於ける人力■２を共有
することができる。
木毛ＮＡＮＤゲートＧ２の出力は垂直ＮＡＮＤゲートＧ
４の垂直サブＮＡＮＤゲートタイルＡ１の入力及び垂直
ＮＡＮＤゲートＧ６の垂直サブＮＡＮＤゲートタイルＦ
１の入力として伝送される。
４の垂直サブＮＡＮＤゲートタイルＡ１の入力及び垂直
ＮＡＮＤゲートＧ６の垂直サブＮＡＮＤゲートタイルＦ
１の入力として伝送される。
ＮＡＮＤゲートＧ３は、オーミックタイルＣ−４を用い
て４つの行及び４つの列に沿ってジグザグ状に分布し、
ｎチャンネルトランジスタの直列接続を介して水平サブ
ＮＡＮＤゲートタイルＢ−４の出力信号を垂直サブＮＡ
ＮＤゲートタイルＣ−６に伝送し、オーミックタイルＣ
−７及びＤ−７を用いることにより、これらの信号を更
に垂直サブＮＡＮＤゲートタイルＤ−６及び、最終的に
は、オーミックタイルＤ−４を用いてこれらの信号を右
端の水平サブＮＡＮＤゲートタイルＥ４に伝送すること
により、この（４つの行及び４つの列に沿って分布する
）８タイル、４人力ジグザグＮＡＮＤゲートを完成する
。
て４つの行及び４つの列に沿ってジグザグ状に分布し、
ｎチャンネルトランジスタの直列接続を介して水平サブ
ＮＡＮＤゲートタイルＢ−４の出力信号を垂直サブＮＡ
ＮＤゲートタイルＣ−６に伝送し、オーミックタイルＣ
−７及びＤ−７を用いることにより、これらの信号を更
に垂直サブＮＡＮＤゲートタイルＤ−６及び、最終的に
は、オーミックタイルＤ−４を用いてこれらの信号を右
端の水平サブＮＡＮＤゲートタイルＥ４に伝送すること
により、この（４つの行及び４つの列に沿って分布する
）８タイル、４人力ジグザグＮＡＮＤゲートを完成する
。
ジグザグＮＡＮＤゲートＧ３は、本発明に基づ（ＣＭＯ
Ｓセルセットにより得られる機能の分布に関するフレキ
シビリティの高い度合を明瞭に示している。ゲート若し
くより複雑な機能を集積回路アレイの殆ど任意の行及び
列に沿って分布させ、入力及び出力信号が配置及び能動
的なサブ機能要素（タイル）自体の配列に関するフレキ
シビリティを極大化することできる。
Ｓセルセットにより得られる機能の分布に関するフレキ
シビリティの高い度合を明瞭に示している。ゲート若し
くより複雑な機能を集積回路アレイの殆ど任意の行及び
列に沿って分布させ、入力及び出力信号が配置及び能動
的なサブ機能要素（タイル）自体の配列に関するフレキ
シビリティを極大化することできる。
垂直ＮＡＮＤゲートＧ４は複数の直交ゲートの配向の別
の例を示している。ＮＡＮＤゲートＧ１、Ｇ２は、隣接
するゲートＧ１のタイルＥ２及びゲートＧ２のタイルＥ
−１の配置により、その直交配置が達成されるのに対し
て、ＮＡＮＤゲートＧ４、Ｇ５は、ジグソーパズル片の
ように直角方向に組み合わされ、ゲートＧ５のタイルＡ
−３がゲートＧ４のタイルＡ−２及びＡ−４の両者間に
挿入される。このような配向により、２人力水平ＮＡＮ
Ｄゲー１− Ｇ ５のタイルＢ−３が、ゲートＧ３と人
力■２を共有することを可能にし、更に、ゲートＧ５の
別のタイルＡ−３が、直角方向についでゲートＧ４の出
力０ＵＴ４を受けることができる。
の例を示している。ＮＡＮＤゲートＧ１、Ｇ２は、隣接
するゲートＧ１のタイルＥ２及びゲートＧ２のタイルＥ
−１の配置により、その直交配置が達成されるのに対し
て、ＮＡＮＤゲートＧ４、Ｇ５は、ジグソーパズル片の
ように直角方向に組み合わされ、ゲートＧ５のタイルＡ
−３がゲートＧ４のタイルＡ−２及びＡ−４の両者間に
挿入される。このような配向により、２人力水平ＮＡＮ
Ｄゲー１− Ｇ ５のタイルＢ−３が、ゲートＧ３と人
力■２を共有することを可能にし、更に、ゲートＧ５の
別のタイルＡ−３が、直角方向についでゲートＧ４の出
力０ＵＴ４を受けることができる。
水平ＮＡＮＤゲート５の出力は行４に沿って、垂直３人
力ＮＡＮＤゲートＧ６の入力として、アレイの列Ｆに沿
って伝送される最終的な出力として伝送される 第８Ｃ図について１−記しかつ第８ｂ図の論理構成図に
より示されたちの以外にも種々のタイルレイアウトが可
能であるが、ここで重要なことは、本発明に基づくＣＭ
ＯＳセルセットを用いることにより、集積回路の設計者
は、その機能タイルの配置に関して高度のフレキシビリ
ティを得ることができる点である。特定のゲートがアレ
イ内に於て整列しない場合に、回路設計者は単にブラン
クタイルを挿入し、当該ゲートの一片を行若しくは列に
沿って移動させ或いはオーミックコンタクトタイルを用
いることにより、その経路内に位置する別のゲートに向
けて曲げるのみで良い。このように、本発明は、複雑な
ＰＬＡ及びＰＡＬ論理設計を不可能にするようなアレイ
構造の制限を殆ど受けないようにすることができる。
力ＮＡＮＤゲートＧ６の入力として、アレイの列Ｆに沿
って伝送される最終的な出力として伝送される 第８Ｃ図について１−記しかつ第８ｂ図の論理構成図に
より示されたちの以外にも種々のタイルレイアウトが可
能であるが、ここで重要なことは、本発明に基づくＣＭ
ＯＳセルセットを用いることにより、集積回路の設計者
は、その機能タイルの配置に関して高度のフレキシビリ
ティを得ることができる点である。特定のゲートがアレ
イ内に於て整列しない場合に、回路設計者は単にブラン
クタイルを挿入し、当該ゲートの一片を行若しくは列に
沿って移動させ或いはオーミックコンタクトタイルを用
いることにより、その経路内に位置する別のゲートに向
けて曲げるのみで良い。このように、本発明は、複雑な
ＰＬＡ及びＰＡＬ論理設計を不可能にするようなアレイ
構造の制限を殆ど受けないようにすることができる。
更に、本発明に基づ＜ＣＭＯＳセルセットタイルをＳＬ
Ａテンプレート上にマツピングすることにより、行及び
列のセグメント化が、機能の分布を可能にするばかりで
なく機能の分離をも可能にする点に留意されたい。例え
ば第８Ｃ図に注目するとゲートＧ３の出力０ＵＴ３は、
行全体に亘っては延在していない。むしろオーミックコ
ンタクトタイルＣ−４、Ｃ−７、Ｇ−７及びＤ−４は、
信号が列Ｃに向けられ再び列りに戻され最終的に行４に
沿って進行させることができる。更に、オーミックコン
タクトタイルは個々のゲートであれ、ＡＬＵ等より複雑
な機能であれ、特定の機能を、それに接続されているか
否かを問わず、別の機能に対して電気的に分離するよう
に行及び列を曲げるための１つの手段を提供するに過ぎ
ない。
Ａテンプレート上にマツピングすることにより、行及び
列のセグメント化が、機能の分布を可能にするばかりで
なく機能の分離をも可能にする点に留意されたい。例え
ば第８Ｃ図に注目するとゲートＧ３の出力０ＵＴ３は、
行全体に亘っては延在していない。むしろオーミックコ
ンタクトタイルＣ−４、Ｃ−７、Ｇ−７及びＤ−４は、
信号が列Ｃに向けられ再び列りに戻され最終的に行４に
沿って進行させることができる。更に、オーミックコン
タクトタイルは個々のゲートであれ、ＡＬＵ等より複雑
な機能であれ、特定の機能を、それに接続されているか
否かを問わず、別の機能に対して電気的に分離するよう
に行及び列を曲げるための１つの手段を提供するに過ぎ
ない。
ＣＭＯＳセルセットによる複雑な機能の分布。
本発明に基づ＜ＣＭＯＳセルセットはサブゲート及びよ
り複雑なサブ機能要素をタイルとして貼り合せることに
より、集積密度を大幅に向上し得ると共に、集積密度と
修理可能性とのいずれかを取捨選択しなければならなか
った従来技術に基づく論理設計及びレイアウトの手法と
異なり、修理可能性も大幅に向上させることができる。
り複雑なサブ機能要素をタイルとして貼り合せることに
より、集積密度を大幅に向上し得ると共に、集積密度と
修理可能性とのいずれかを取捨選択しなければならなか
った従来技術に基づく論理設計及びレイアウトの手法と
異なり、修理可能性も大幅に向上させることができる。
複雑な論理回路が設計される場合には、種々の機能の向
上及び修理が不可避的に必要となる。例えば、設計者が
、マイクロプロセッサの制御部分に於てＮＡＮＤゲート
に入力を追加する必要があることを発見したり或いはイ
ンストラクションデコーダからの３つの信号に対する新
たなＮＡＮＤ論理が必要となるような、全く新しい条件
を望む場合がある。
上及び修理が不可避的に必要となる。例えば、設計者が
、マイクロプロセッサの制御部分に於てＮＡＮＤゲート
に入力を追加する必要があることを発見したり或いはイ
ンストラクションデコーダからの３つの信号に対する新
たなＮＡＮＤ論理が必要となるような、全く新しい条件
を望む場合がある。
このような変更を標準的なセルの設計に対して加えよう
とした場合には種々のマスク皮膜のレイアウトを再設計
しなければならいなような回路自体のレイアウトの大幅
な変更を必要とする金属皮膜及び連絡線を引く皮膜を変
更するのみで変更可能なゲートアレイの場合であっても
、本発明に基づ＜ＣＭＯＳセルセットのように、例えば
、右端のサブＮＡＮＤゲートタイルを中間のサブＮＡＮ
Ｄゲートタイルに変換する際に比較的僅かな事後的マス
クの変更が必要となるのに対して、上層部の皮膜に対し
て大幅な変更を加える必要があることから、本発明に基
づ＜ＣＭＯＳセルセット程の大幅なフレキンビリティヲ
提供することができない。このような変更を行い得るよ
うにすることをもって、本発明はチップ上の他の変更さ
れない部分の性能に対して何ら影響を及ぼすことなく重
要な機能上の変更を局部的に行うことができる。
とした場合には種々のマスク皮膜のレイアウトを再設計
しなければならいなような回路自体のレイアウトの大幅
な変更を必要とする金属皮膜及び連絡線を引く皮膜を変
更するのみで変更可能なゲートアレイの場合であっても
、本発明に基づ＜ＣＭＯＳセルセットのように、例えば
、右端のサブＮＡＮＤゲートタイルを中間のサブＮＡＮ
Ｄゲートタイルに変換する際に比較的僅かな事後的マス
クの変更が必要となるのに対して、上層部の皮膜に対し
て大幅な変更を加える必要があることから、本発明に基
づ＜ＣＭＯＳセルセット程の大幅なフレキンビリティヲ
提供することができない。このような変更を行い得るよ
うにすることをもって、本発明はチップ上の他の変更さ
れない部分の性能に対して何ら影響を及ぼすことなく重
要な機能上の変更を局部的に行うことができる。
例えば、５人力ＮＡＮＤゲートを１つの２人力ＮＡＮＤ
ゲート及び１つの３人力ＮＡＮＤゲートに分割すること
ができる。成るレジスタがライトイネーブルされる追加
の条件を設定するために、追加の入力信号を供給し得る
ようにサブＮＡＮＤゲートタイルを追加することができ
る。複数のタイルからなる全体的なゲートは、ＳＬＡの
他の領域に移動し、十分な特別ブランクタイルが利用可
能であるならば、ＮＡＮＤゲート等のような基本的な機
能を必要とするように他の所望の機能を果たすべくこれ
らのゲートを利用可能とすることができる。
ゲート及び１つの３人力ＮＡＮＤゲートに分割すること
ができる。成るレジスタがライトイネーブルされる追加
の条件を設定するために、追加の入力信号を供給し得る
ようにサブＮＡＮＤゲートタイルを追加することができ
る。複数のタイルからなる全体的なゲートは、ＳＬＡの
他の領域に移動し、十分な特別ブランクタイルが利用可
能であるならば、ＮＡＮＤゲート等のような基本的な機
能を必要とするように他の所望の機能を果たすべくこれ
らのゲートを利用可能とすることができる。
これらの変化は、単に金属皮膜及び連絡線マスク皮膜の
変更によって達成されるのみならず、個々のタイルの外
側の領域に複雑なチャンネル経路を追加したり、或いは
何らチャンネル経路を追加することなく達成することが
できる。
変更によって達成されるのみならず、個々のタイルの外
側の領域に複雑なチャンネル経路を追加したり、或いは
何らチャンネル経路を追加することなく達成することが
できる。
これは、個々のタイル内に於て予め種々の自由ワイヤを
用意しておいたこと、アレイのディスクリートな分離さ
れた部分内に於て論理及び記憶機能を混在させる能力を
備え、ゲートの内部に、無関係であって良い他の種類の
タイルにより満たされた孔若しくは島を残すように、サ
ブゲート要素をＳＬＡの行若しくは列内に於て移動させ
或いは複数の異なる行及び列間に於てサブゲート要素を
移動させることにより機能を分布させる能力を備えるこ
とを含む多数のファクタにより可能となったものである
。
用意しておいたこと、アレイのディスクリートな分離さ
れた部分内に於て論理及び記憶機能を混在させる能力を
備え、ゲートの内部に、無関係であって良い他の種類の
タイルにより満たされた孔若しくは島を残すように、サ
ブゲート要素をＳＬＡの行若しくは列内に於て移動させ
或いは複数の異なる行及び列間に於てサブゲート要素を
移動させることにより機能を分布させる能力を備えるこ
とを含む多数のファクタにより可能となったものである
。
次に、機能を分布させることにより、複雑な機能の設計
、性能向上及び修理がいかに容易に行ない得るようにな
るかを具体例について以下に説明する。
、性能向上及び修理がいかに容易に行ない得るようにな
るかを具体例について以下に説明する。
第９ａ図は、第９ｂ図に示された回路の論理構造を示す
。例えば、ｎがレジスタのビット幅であるとした場合に
ｎ個のフリップフロップからなるものであって良いレジ
スタのデータ出力に対して更に処理を行なうために、そ
れを成るランダム論理回路に供給し、シーケンシャルな
システムを実現するために、この信号を再びレジスタに
戻す場合がしばしばある。このような場合に、標準的な
セルとしてのフリップフロップと論理モジュールとの間
に専用のチャンネル経路を形成する代わりに、本発明に
基づ＜ＣＭＯＳセルセットのフリ、ンプフロップ及び例
えばＮＡＮＤゲートタイルは、個々のタイル内のチャン
ネル経路の他には、何らチャンネル経路を設けることな
く組み合わされるべく設計されている。
。例えば、ｎがレジスタのビット幅であるとした場合に
ｎ個のフリップフロップからなるものであって良いレジ
スタのデータ出力に対して更に処理を行なうために、そ
れを成るランダム論理回路に供給し、シーケンシャルな
システムを実現するために、この信号を再びレジスタに
戻す場合がしばしばある。このような場合に、標準的な
セルとしてのフリップフロップと論理モジュールとの間
に専用のチャンネル経路を形成する代わりに、本発明に
基づ＜ＣＭＯＳセルセットのフリ、ンプフロップ及び例
えばＮＡＮＤゲートタイルは、個々のタイル内のチャン
ネル経路の他には、何らチャンネル経路を設けることな
く組み合わされるべく設計されている。
例えば、第９ａ図の左上側に示された２人力水平ＮＡＮ
Ｄゲート１は、入力ａ及びｂを受け、マイクロインスト
ラクションの特定のビットが一当該レジスタが特定のマ
イクロインストラクションの目的地であることを示した
場合等にレジスタをライトイネーブルする適切な条件を
決定する。第９ａ図及び第９ｂ図に示された例に於ては
、２つの入力信号ａ及びｂがＮＡＮＤ論理により、Ｄフ
リップフロップ２がライトイネーブルされるべきか否か
を判定する。しかしながら、このＮＡＮＤゲートは、何
ら特別のチャンネル経路を必要とすることなく、Ｄフリ
ップフロップ２に直接的に衝当させられており、即ちタ
イルのように互いに組み合されている。
Ｄゲート１は、入力ａ及びｂを受け、マイクロインスト
ラクションの特定のビットが一当該レジスタが特定のマ
イクロインストラクションの目的地であることを示した
場合等にレジスタをライトイネーブルする適切な条件を
決定する。第９ａ図及び第９ｂ図に示された例に於ては
、２つの入力信号ａ及びｂがＮＡＮＤ論理により、Ｄフ
リップフロップ２がライトイネーブルされるべきか否か
を判定する。しかしながら、このＮＡＮＤゲートは、何
ら特別のチャンネル経路を必要とすることなく、Ｄフリ
ップフロップ２に直接的に衝当させられており、即ちタ
イルのように互いに組み合されている。
両人力ａＳｂがハイである場合には、ゲート１の両Ｎチ
ャンネルトランジスタが作動状態にされ、逆に両Ｐチャ
ンネルトランジスタが非作動状態にされ、接地信号がラ
イトイネーブル信号４の補数として伝送され、フリップ
フロップ２をライトイネーブルする。人力ａ若しくはｂ
のいずれかがローである場合には、ゲート１のｐチャン
ネルトランジスタのいずれか一方が作動状態にされ、両
ｎチャンネルトランジスタが非作動状態にされることに
より、電源信号がライトイネーブル信号４の補数３とし
て伝送され、フリップフロップ２をライトイネーブルす
る。
ャンネルトランジスタが作動状態にされ、逆に両Ｐチャ
ンネルトランジスタが非作動状態にされ、接地信号がラ
イトイネーブル信号４の補数として伝送され、フリップ
フロップ２をライトイネーブルする。人力ａ若しくはｂ
のいずれかがローである場合には、ゲート１のｐチャン
ネルトランジスタのいずれか一方が作動状態にされ、両
ｎチャンネルトランジスタが非作動状態にされることに
より、電源信号がライトイネーブル信号４の補数３とし
て伝送され、フリップフロップ２をライトイネーブルす
る。
云うまでもなく、クロック信号（ＣＬＫ）５及びその補
数は、フリップフロップ２に対して書き込み及び読み取
りを行ない得るタイミングを決定する。フリップフロッ
プ２の出力（Ｑ）７及びその素数８は、タイル貼りの要
領をもって、ランダム論理ＮＡＮＤゲート６に直接イン
ターフェイスされ更にＮＡＮＤゲート１０に伝送され、
これらの出力に対して、信号Ｘ、Ｙと共に、人力ゲート
１１によりＮＡＮＤ論理処理を行なうことにより、フリ
ップフロップ２への次の人力（Ｄ）を形成する。云うま
でもなく、フリップフロップ２に任意のランダム論理回
路を結合し、現在の状態出力に基づき次の状態人力を形
成することができる。
数は、フリップフロップ２に対して書き込み及び読み取
りを行ない得るタイミングを決定する。フリップフロッ
プ２の出力（Ｑ）７及びその素数８は、タイル貼りの要
領をもって、ランダム論理ＮＡＮＤゲート６に直接イン
ターフェイスされ更にＮＡＮＤゲート１０に伝送され、
これらの出力に対して、信号Ｘ、Ｙと共に、人力ゲート
１１によりＮＡＮＤ論理処理を行なうことにより、フリ
ップフロップ２への次の人力（Ｄ）を形成する。云うま
でもなく、フリップフロップ２に任意のランダム論理回
路を結合し、現在の状態出力に基づき次の状態人力を形
成することができる。
第９ａ図から理解されるように、本発明に基づ＜ＣＭＯ
Ｓセルセットは、ゲート９．１０及び１１を、これらの
ゲートの外側に追加のチャンネル経路を設けることなく
フリップフロップ２にタイル貼りの要領をもって組み合
わせ得るのみならず、アレイの２つの行及び４つの列の
みを共有するべく分布するべく適合されている。タイル
９ａ、９ｂからなる水平ＮＡＮＤゲート９は、垂直ＮＡ
ＮＤゲート１１のタイルｌｌａを含む行に沿って分布し
ている。ゲート１１の他のタイル、即ちタイルｌｌｂは
、隣接する行にあって、かつ水平ＮＡＮＤゲート１０の
タイル１０ａ、１０ｂ間に位置している。
Ｓセルセットは、ゲート９．１０及び１１を、これらの
ゲートの外側に追加のチャンネル経路を設けることなく
フリップフロップ２にタイル貼りの要領をもって組み合
わせ得るのみならず、アレイの２つの行及び４つの列の
みを共有するべく分布するべく適合されている。タイル
９ａ、９ｂからなる水平ＮＡＮＤゲート９は、垂直ＮＡ
ＮＤゲート１１のタイルｌｌａを含む行に沿って分布し
ている。ゲート１１の他のタイル、即ちタイルｌｌｂは
、隣接する行にあって、かつ水平ＮＡＮＤゲート１０の
タイル１０ａ、１０ｂ間に位置している。
このようなタイルの配列が、フリップフロップ２の信号
７．８及び１２を整列させるようにランダム論理ゲー１
−９．１０及び１１を配置するようなフレキシビリティ
を回路設計者に与える様子を明瞭に示している。即ち、
サブＮＡＮＤゲートタイルやフリップフロップタイル等
の異なるクラスの標準的なタイルであっても、外部のチ
ャンネル経路を必要とすることなく有用な論理機能を達
成するべく組み合せることができる。
７．８及び１２を整列させるようにランダム論理ゲー１
−９．１０及び１１を配置するようなフレキシビリティ
を回路設計者に与える様子を明瞭に示している。即ち、
サブＮＡＮＤゲートタイルやフリップフロップタイル等
の異なるクラスの標準的なタイルであっても、外部のチ
ャンネル経路を必要とすることなく有用な論理機能を達
成するべく組み合せることができる。
第１０ａ図には、比較的複雑な論理回路の組み合せが模
式的に示されている。第１０ｂ図及び第１０ｃ図には、
それぞれ本発明に基づ＜：ＣＭＯＳセルセットの２つの
可能なレイアウトが示されている。第１０ｂ図に示され
た分散したレイアウトと第１０ｃ図に示されたコンパク
トなレイアウトとを比較することにより容易に理解でき
るように、本発明に基づ（ＣＭＯＳセルセットを用い６
タイル貼りの手法は、集積回路設計者に対して、第１０
ｂ図から第１０ｃ図への入力の向きの変更等の設計変更
を短時間に行ない、殆ど自由自在に機能を分布させるこ
とにより、集積密度を大幅に向上させることを可能にす
る。
式的に示されている。第１０ｂ図及び第１０ｃ図には、
それぞれ本発明に基づ＜：ＣＭＯＳセルセットの２つの
可能なレイアウトが示されている。第１０ｂ図に示され
た分散したレイアウトと第１０ｃ図に示されたコンパク
トなレイアウトとを比較することにより容易に理解でき
るように、本発明に基づ（ＣＭＯＳセルセットを用い６
タイル貼りの手法は、集積回路設計者に対して、第１０
ｂ図から第１０ｃ図への入力の向きの変更等の設計変更
を短時間に行ない、殆ど自由自在に機能を分布させるこ
とにより、集積密度を大幅に向上させることを可能にす
る。
第１０ａ図に示されているように、６つの入力（ＡＳＢ
、Ｃ，ＤＳＥ及びＦ）がこの論理回路の組み合せにより
処理され、２つの出力（ＯＵＴＩ及び０ＵＴ２）が得ら
れる。この回路は、１１個の論理ＮＡＮＤゲート（Ｎ−
１〜Ｎ−１１）、５つの論理ＯＲゲート（ＮＲ−１〜Ｎ
Ｒ−５）及び符号の付されていない多数のインバータと
からなっている。
、Ｃ，ＤＳＥ及びＦ）がこの論理回路の組み合せにより
処理され、２つの出力（ＯＵＴＩ及び０ＵＴ２）が得ら
れる。この回路は、１１個の論理ＮＡＮＤゲート（Ｎ−
１〜Ｎ−１１）、５つの論理ＯＲゲート（ＮＲ−１〜Ｎ
Ｒ−５）及び符号の付されていない多数のインバータと
からなっている。
第１０ｂ図に示されたこの論理回路の組み合せを実現し
ようとする場合には、入力Ａ、Ｂ及びＣが、出力０ＵＴ
１が発生する回路の右上側から垂直に供給され、入力り
、Ｅ及びＦが出力０ＵＴ２が発生する回路の左下側から
水平に供給されなければならない。
ようとする場合には、入力Ａ、Ｂ及びＣが、出力０ＵＴ
１が発生する回路の右上側から垂直に供給され、入力り
、Ｅ及びＦが出力０ＵＴ２が発生する回路の左下側から
水平に供給されなければならない。
第１０ａ図の３人力論理ＮＡＮＤゲートＮ−１は、行列
の座標点１６−ｄ、７〜ｉ及び７−ｋに於ける３つの分
布サブＮＯＲゲートタイルとして構成され、その出力は
反転される。タイル１６−ｄは、オーミックコンタクト
タイルを介して水平サブＮＡＮＤゲートタイル７−ｉ及
び７−ｋ並びにインバータ７−１に接続された垂直サブ
ＮＡＮＤゲートタイルからなる。同様に２人力ＮＡＮＤ
ゲートＮ−２は、オーミックコンタクトタイルを介して
水平サブＮＡＮＤゲートタイル９−ｉに接続された垂直
サブＮＯＲゲートタイル１７−ｅからなる。ＮＡＮＤゲ
ートＮ−２の出力も反転されている。２人力ＮＡＮＤゲ
ートＮ−３は、オーミックコンタクトタイルを介して水
平サブＮＯＲゲートタイル１０−ｋに接続された垂直サ
ブＮＡＮＤゲートタイル１７−ｆからなる。このＮＡＮ
ＤゲートＮ−３の出力も反転されている。
の座標点１６−ｄ、７〜ｉ及び７−ｋに於ける３つの分
布サブＮＯＲゲートタイルとして構成され、その出力は
反転される。タイル１６−ｄは、オーミックコンタクト
タイルを介して水平サブＮＡＮＤゲートタイル７−ｉ及
び７−ｋ並びにインバータ７−１に接続された垂直サブ
ＮＡＮＤゲートタイルからなる。同様に２人力ＮＡＮＤ
ゲートＮ−２は、オーミックコンタクトタイルを介して
水平サブＮＡＮＤゲートタイル９−ｉに接続された垂直
サブＮＯＲゲートタイル１７−ｅからなる。ＮＡＮＤゲ
ートＮ−２の出力も反転されている。２人力ＮＡＮＤゲ
ートＮ−３は、オーミックコンタクトタイルを介して水
平サブＮＯＲゲートタイル１０−ｋに接続された垂直サ
ブＮＡＮＤゲートタイル１７−ｆからなる。このＮＡＮ
ＤゲートＮ−３の出力も反転されている。
これら３つのＮＡＮＤゲートＮ−１、Ｎ−２及びＮ−３
の反転出力は、３つのサブＮＯＲゲートタイル７−ｍ、
９−ｍ及び１０−ｍからなる論理ＮＯＲゲー１− Ｎ
Ｒ−１の人力として供給され、これらサブＮＯＲゲート
他の出力は、２人力ＮＡＮＤゲートＮ−９の水平サブＮ
ＡＮＤゲートタイル８−ｍに供給されかつ反転され、更
に垂直ＮＡＮＤゲートＮ−１１の垂直サブＮＡＮＤゲー
トタイル１３−０に供給される。
の反転出力は、３つのサブＮＯＲゲートタイル７−ｍ、
９−ｍ及び１０−ｍからなる論理ＮＯＲゲー１− Ｎ
Ｒ−１の人力として供給され、これらサブＮＯＲゲート
他の出力は、２人力ＮＡＮＤゲートＮ−９の水平サブＮ
ＡＮＤゲートタイル８−ｍに供給されかつ反転され、更
に垂直ＮＡＮＤゲートＮ−１１の垂直サブＮＡＮＤゲー
トタイル１３−０に供給される。
水平サブＮＡＮＤゲートタイル８−ｋに供給されるＮＡ
ＮＤゲー１− Ｎ −９の他方の人力は、オーミックコ
ンタクトタイルを介して水平サブＮＯＲゲートタイル８
−ｉに接続された垂直サブＮＯＲゲートタイル１７−ｄ
及び１８−ｄからなる３人力Ｎ ＯＲゲートＮＲ−３の
出力を反転することにより得られる。ＮＯＲゲートＮＲ
−３の出力は反転された後、２つのオーミックコンタク
トタイルを介して、列ｊ及び行９に沿って伝送され、更
に列ｋに沿って伝送された後、水平サブＮＡＮＤゲート
タイル８−ｋに到達する。最後に、ＮＡＮＤゲートＮ−
９の出力は反転された後、ＮＯＲゲートＮＲ−４の垂直
サブＮＯＲゲートタイルｓ−ｐに供給される。
ＮＤゲー１− Ｎ −９の他方の人力は、オーミックコ
ンタクトタイルを介して水平サブＮＯＲゲートタイル８
−ｉに接続された垂直サブＮＯＲゲートタイル１７−ｄ
及び１８−ｄからなる３人力Ｎ ＯＲゲートＮＲ−３の
出力を反転することにより得られる。ＮＯＲゲートＮＲ
−３の出力は反転された後、２つのオーミックコンタク
トタイルを介して、列ｊ及び行９に沿って伝送され、更
に列ｋに沿って伝送された後、水平サブＮＡＮＤゲート
タイル８−ｋに到達する。最後に、ＮＡＮＤゲートＮ−
９の出力は反転された後、ＮＯＲゲートＮＲ−４の垂直
サブＮＯＲゲートタイルｓ−ｐに供給される。
第１０ａ図の３人力論理ＮＡＮＤゲートＮ−４は、第１
０ｂ図に示された３つの水平分布サブＮＯＲゲートタイ
ル１１−ｉ、１１−ｊ及び１１−にとして実現されてお
り、その出力は反転された後ＮＯＲゲートＮＲ−２（７
）垂直サブＮＯＲゲートタイル１１−ｎに供給される。
０ｂ図に示された３つの水平分布サブＮＯＲゲートタイ
ル１１−ｉ、１１−ｊ及び１１−にとして実現されてお
り、その出力は反転された後ＮＯＲゲートＮＲ−２（７
）垂直サブＮＯＲゲートタイル１１−ｎに供給される。
ＮＯＲゲートＮＲ−２の他のっの入力は、ＮＡＮＤゲー
トＮ−３の反転出力から、ＮＯＲゲーｈＮＲ−１の垂直
サブＮＯＲゲ−トタイル１０−ｍの自由水平ワイヤを経
て、垂直サブＮＯＲゲートタイル１０−ｎに伝送され、
更に、水平サブＮＡＮＤゲートタイル１２−１．１２−
ｊ及び１２−ｋにオーミックコンタクトタイルを介して
接続された垂直サブＮＡＮＤゲートタイル１６−ｅから
なる４人力ＮＡＮＤゲー１− Ｎ −５の反転出力から
、垂直ザブＮＯＲゲートタイル１２−ｎに伝送される。
トＮ−３の反転出力から、ＮＯＲゲーｈＮＲ−１の垂直
サブＮＯＲゲ−トタイル１０−ｍの自由水平ワイヤを経
て、垂直サブＮＯＲゲートタイル１０−ｎに伝送され、
更に、水平サブＮＡＮＤゲートタイル１２−１．１２−
ｊ及び１２−ｋにオーミックコンタクトタイルを介して
接続された垂直サブＮＡＮＤゲートタイル１６−ｅから
なる４人力ＮＡＮＤゲー１− Ｎ −５の反転出力から
、垂直ザブＮＯＲゲートタイル１２−ｎに伝送される。
ＮＯＲゲートＮＲ−２の出力は、垂直サブＮ。
Ｒゲートタイル１０−ｎ、１１−ｎ及び１２−ｎにより
発生し、反転された後に、３人力ＮＡＮＤゲートＮ−１
１の垂直サブＮＡＮＤゲートタイル９−０に供給される
。ＮＡＮＤゲートＮ−１１の他の２つの入力は、ＮＯＲ
ゲートＮＲ−１の反転出力から垂直サブＮＡＮＤゲート
タイル１３−０及びオーミックコンタクトタイルを介し
て水平サブＮＡＮＤゲートタイル１４−ｊに接続された
垂直サブＮＡＮＤゲートタイル１７−ｈ及び１８−りか
らなる３人力ＮＡＮＤゲートＮ−１０の反転出力から、
垂直サブＮＡＮＤゲートタイル１４−０へと伝送される
。
発生し、反転された後に、３人力ＮＡＮＤゲートＮ−１
１の垂直サブＮＡＮＤゲートタイル９−０に供給される
。ＮＡＮＤゲートＮ−１１の他の２つの入力は、ＮＯＲ
ゲートＮＲ−１の反転出力から垂直サブＮＡＮＤゲート
タイル１３−０及びオーミックコンタクトタイルを介し
て水平サブＮＡＮＤゲートタイル１４−ｊに接続された
垂直サブＮＡＮＤゲートタイル１７−ｈ及び１８−りか
らなる３人力ＮＡＮＤゲートＮ−１０の反転出力から、
垂直サブＮＡＮＤゲートタイル１４−０へと伝送される
。
ＮＯＲゲー１− Ｎ Ｒ−２の垂直サブＮＯＲゲートタ
イル１０−ｎ、１１−ｎ及び１２−ｎの出力は反転され
、ＮＡＮＤゲートＮ−１１に供給されるのみならず、３
人力ＮＡＮＤゲートＮ−８の水平サブＮＡＮＤゲートタ
イル１５−ｎにも供給される。ＮＡＮＤゲー１− Ｎ
−８の他の２つの人力は、垂直サブＮＡＮＤゲートタイ
ル１７−ｇ及び１８ｇからなる２人力ＮＡＮＤゲートＮ
−６の反転出力から水平サブＮＡＮＤゲートタイル１５
−ｇ及び、列にの自由列ワイヤを経てタイル１５− ｋ
に伝送されるべき、水平サブＮＡＮＤゲートタイル１３
−１及び１３−ｊからなる２人力ＮＡＮＤゲートＮ−７
の反転出力から、垂直サブＮＡＮＤゲートタイル１５−
ｋに供給される。
イル１０−ｎ、１１−ｎ及び１２−ｎの出力は反転され
、ＮＡＮＤゲートＮ−１１に供給されるのみならず、３
人力ＮＡＮＤゲートＮ−８の水平サブＮＡＮＤゲートタ
イル１５−ｎにも供給される。ＮＡＮＤゲー１− Ｎ
−８の他の２つの人力は、垂直サブＮＡＮＤゲートタイ
ル１７−ｇ及び１８ｇからなる２人力ＮＡＮＤゲートＮ
−６の反転出力から水平サブＮＡＮＤゲートタイル１５
−ｇ及び、列にの自由列ワイヤを経てタイル１５− ｋ
に伝送されるべき、水平サブＮＡＮＤゲートタイル１３
−１及び１３−ｊからなる２人力ＮＡＮＤゲートＮ−７
の反転出力から、垂直サブＮＡＮＤゲートタイル１５−
ｋに供給される。
最後に、２人力ＮＯＲゲートＮＲ−４は、ＮＡＮＤゲー
）Ｎ−９の反転出力から信号の供給を受ける垂直サブＮ
ＯＲゲートタイル８−ｐと、ＮＡＮＤゲートＮ−１１の
反転出力を受ける垂直サブＮＯＲゲートタイル１０−ｐ
とからなる。ＮＯＲゲートＮＲ−４（ＯＵＴ）の反転出
力は、第１０ａ図に示された組み合せ論理回路の２つの
最終出力のいずれか１つとなる。
）Ｎ−９の反転出力から信号の供給を受ける垂直サブＮ
ＯＲゲートタイル８−ｐと、ＮＡＮＤゲートＮ−１１の
反転出力を受ける垂直サブＮＯＲゲートタイル１０−ｐ
とからなる。ＮＯＲゲートＮＲ−４（ＯＵＴ）の反転出
力は、第１０ａ図に示された組み合せ論理回路の２つの
最終出力のいずれか１つとなる。
２人力ＮＯＲゲートＮ−５は、水平ＮＡＮＤゲートＮ−
８の反転出力の供給を受ける水平サブＮＯＲゲートタイ
ル１９−１と、垂直ＮＡＮＤゲートＮ−１１の出力の供
給を受ける水平サブＮＯＲゲートタイル１９−ｏとから
なる。ＮＯＲゲートＮＲ−５の反転出力（ＯＵＴ−２）
は、第１０ａ図に示された組み合せ論理回路の２つの最
終出力の第２のものとなる。
８の反転出力の供給を受ける水平サブＮＯＲゲートタイ
ル１９−１と、垂直ＮＡＮＤゲートＮ−１１の出力の供
給を受ける水平サブＮＯＲゲートタイル１９−ｏとから
なる。ＮＯＲゲートＮＲ−５の反転出力（ＯＵＴ−２）
は、第１０ａ図に示された組み合せ論理回路の２つの最
終出力の第２のものとなる。
このように、第１０ｂ図に示された（１人力ＮＡＮＤゲ
ートからなるインバータを含めて、）本発明に基づく分
布ＮＡＮＤ及びＮＯＲゲート機能は、第１０ａ図に示さ
れた組み合せ論理回路を実現することができる。しかも
、第１０ｂ図は、本発明により、ＣＡＤによる設計のた
めソフトウェアを用いることにより、複雑な回路の設計
及びレイアーウトをいかに単純化し得るかを示している
。
ートからなるインバータを含めて、）本発明に基づく分
布ＮＡＮＤ及びＮＯＲゲート機能は、第１０ａ図に示さ
れた組み合せ論理回路を実現することができる。しかも
、第１０ｂ図は、本発明により、ＣＡＤによる設計のた
めソフトウェアを用いることにより、複雑な回路の設計
及びレイアーウトをいかに単純化し得るかを示している
。
個々のタイルは、単にＳＬＡテンプレート上に配置され
、これらの機能及び相互接続を達成するために、例えば
ゲート及び複雑な機能を分散させるべくこれらのタイル
を移動する。
、これらの機能及び相互接続を達成するために、例えば
ゲート及び複雑な機能を分散させるべくこれらのタイル
を移動する。
しかしながら、本発明は、個々のタイルの外側に位置す
るチャンネル経路の必要を削減することにより全体的な
集積密度を高めるものであるが、第１０ｂ図の左側のオ
ーミックコンタクトタイルの回りのスペースが利用され
ていない事実から明らかであるように、このようなチャ
ンネル経路の必要性を完全に解消するものではない。こ
の例に於ては、無駄となったスペースの多くは、入力Ａ
〜Ｆの配向によるものである。
るチャンネル経路の必要を削減することにより全体的な
集積密度を高めるものであるが、第１０ｂ図の左側のオ
ーミックコンタクトタイルの回りのスペースが利用され
ていない事実から明らかであるように、このようなチャ
ンネル経路の必要性を完全に解消するものではない。こ
の例に於ては、無駄となったスペースの多くは、入力Ａ
〜Ｆの配向によるものである。
しかしながら、本発明は、論理ゲート及び複雑な機能の
人力及び出力の配置を含む機能の分布及びレイアウトの
構造に関して高度のフレキシビリティを提供するもので
あるため、第１０ｃ図に示されたコンパクトなレイアウ
トにより示されるように、このような無駄となるスペー
スですらも極少化される。このようなフレキシビリティ
は、特定の目的のためにカスタム設計されたものと路間
等の集積密度をもって複雑な集積回路を設計することを
可能にするものである。
人力及び出力の配置を含む機能の分布及びレイアウトの
構造に関して高度のフレキシビリティを提供するもので
あるため、第１０ｃ図に示されたコンパクトなレイアウ
トにより示されるように、このような無駄となるスペー
スですらも極少化される。このようなフレキシビリティ
は、特定の目的のためにカスタム設計されたものと路間
等の集積密度をもって複雑な集積回路を設計することを
可能にするものである。
第１０ｃ図を見ることにより容易に理解できるように、
このレイアウトは、入力Ａ−Ｆの配向のためより直接的
であってかつ理解し易い構成となっている。全てのサブ
ゲート要素は、第１０ｂ図と同様の符号が付されている
が、それらの向き（水平／垂直）が変更されているもの
がある。ＮＡＮＤゲー１− Ｎ −１〜Ｎ−７は、行６
〜１２に於て互いに隣接するように高密度に組み合され
ている。ＮＡＮＤゲー１−Ｎ−１〜Ｎ−７はそれぞれｎ
個の水平サブＮＡＮＤゲートタイルからなり、この場合
ｎはゲートの入力数に対応し、その出力は、ＮＡＮＤゲ
ートＮ−１〜Ｎ−３に対応する行ｉの反転タイル及びＮ
ＡＮＤゲートＮ−４〜Ｎ−７に対応する行Ｊの反転タイ
ルにより反転される。
このレイアウトは、入力Ａ−Ｆの配向のためより直接的
であってかつ理解し易い構成となっている。全てのサブ
ゲート要素は、第１０ｂ図と同様の符号が付されている
が、それらの向き（水平／垂直）が変更されているもの
がある。ＮＡＮＤゲー１− Ｎ −１〜Ｎ−７は、行６
〜１２に於て互いに隣接するように高密度に組み合され
ている。ＮＡＮＤゲー１−Ｎ−１〜Ｎ−７はそれぞれｎ
個の水平サブＮＡＮＤゲートタイルからなり、この場合
ｎはゲートの入力数に対応し、その出力は、ＮＡＮＤゲ
ートＮ−１〜Ｎ−３に対応する行ｉの反転タイル及びＮ
ＡＮＤゲートＮ−４〜Ｎ−７に対応する行Ｊの反転タイ
ルにより反転される。
第１０ｃ図のレイアウトと第１０ａ図の論理構成図とを
比較することにより理解できるように、ＮＡＮＤゲート
Ｎ１〜Ｎ−３の出力は、反転された後、サブＮＯＲゲー
トタイル６−Ｌ７−ｊ及び８−ｊに於てＮＯＲゲートＮ
Ｒ−１の人力として伝送される。即ち、本発明は、サブ
ゲート要素を高密度に集積し得ることから、第１０ｃ図
に示されたレイアウトから自然に第１０ａ図に示された
論理構成へと移行し、ゲート間のチャンネル経路を設け
る必要を殆ど解消してしまう。
比較することにより理解できるように、ＮＡＮＤゲート
Ｎ１〜Ｎ−３の出力は、反転された後、サブＮＯＲゲー
トタイル６−Ｌ７−ｊ及び８−ｊに於てＮＯＲゲートＮ
Ｒ−１の人力として伝送される。即ち、本発明は、サブ
ゲート要素を高密度に集積し得ることから、第１０ｃ図
に示されたレイアウトから自然に第１０ａ図に示された
論理構成へと移行し、ゲート間のチャンネル経路を設け
る必要を殆ど解消してしまう。
同様に、ＮＡＮＤゲートＮ−３〜Ｎ−５σ出力は反転さ
れた後、サブＮＯＲゲートタイル８−に１９−ｋ及び１
０−ｋに於てＮＯＲゲートＮＲ−２の入力として伝送さ
れる。更に、この機能の全てが、種々の入力の組み合せ
に対応するようにブランクタイルまたは自由導体タイル
（図示されず）により分布する位置配置を有するサブＮ
ＯＲゲートタイルによってのみ実現される。
れた後、サブＮＯＲゲートタイル８−に１９−ｋ及び１
０−ｋに於てＮＯＲゲートＮＲ−２の入力として伝送さ
れる。更に、この機能の全てが、種々の入力の組み合せ
に対応するようにブランクタイルまたは自由導体タイル
（図示されず）により分布する位置配置を有するサブＮ
ＯＲゲートタイルによってのみ実現される。
第１０ｂ図及び第１０ｃ図を比較することにより容易に
理解できるように、第１０ｂ図に於てオーミックコンタ
クトタイルの回りの無駄なスペースが第１０ｃ図に於て
は有効に利用されている。
理解できるように、第１０ｂ図に於てオーミックコンタ
クトタイルの回りの無駄なスペースが第１０ｃ図に於て
は有効に利用されている。
第１０ｂ図及び第１０ｃ図に於ける同一のサブゲート要
素（タイル）が用い・られているが、第１０Ｃ図に於て
は、第１０ｂ図に於けるように互いに直交配置されたサ
ブゲートタイルを組み合せるためにワイヤを曲げる必要
が解消されている。例えば、第１０ｂ図に於ける、オー
ミックコンタクトタイル及び対応するチャンネル経路に
より達成される垂直ザブＮＡＮＤゲートタイル１７−ｅ
及び水平サブＮＡＮＤゲート９−ｉのタイル配列は、水
平サブＮＡＮＤゲートタイル７−ｄ及び７−ｈの比較的
高密度なタイル配列により置き換えられている。
素（タイル）が用い・られているが、第１０Ｃ図に於て
は、第１０ｂ図に於けるように互いに直交配置されたサ
ブゲートタイルを組み合せるためにワイヤを曲げる必要
が解消されている。例えば、第１０ｂ図に於ける、オー
ミックコンタクトタイル及び対応するチャンネル経路に
より達成される垂直ザブＮＡＮＤゲートタイル１７−ｅ
及び水平サブＮＡＮＤゲート９−ｉのタイル配列は、水
平サブＮＡＮＤゲートタイル７−ｄ及び７−ｈの比較的
高密度なタイル配列により置き換えられている。
このように、人力を全て垂直方向に配向し第１０ｂ図に
於けるオーミックコンタクトタイルに対応するチャンネ
ル経路を不要とすることにより集積密度の大幅な改善が
達成される。第１０ｃ図に於て新たに加えられたチャン
ネル経路は、信号を列１（、行１４、列ｊ及び行１３を
介してＮＡＮＤゲー１− Ｎ −８の垂直サブＮＡＮＤ
ゲートタイル１３−１（に伝送することにより垂直ＮＯ
ＲゲートＮＲ−２の出力を垂直ＮＡＮＤゲートＮ−８へ
と伝送するための２つの新たなオーミックタイルによっ
て占められる比較的小さな領域のみとなっている。
於けるオーミックコンタクトタイルに対応するチャンネ
ル経路を不要とすることにより集積密度の大幅な改善が
達成される。第１０ｃ図に於て新たに加えられたチャン
ネル経路は、信号を列１（、行１４、列ｊ及び行１３を
介してＮＡＮＤゲー１− Ｎ −８の垂直サブＮＡＮＤ
ゲートタイル１３−１（に伝送することにより垂直ＮＯ
ＲゲートＮＲ−２の出力を垂直ＮＡＮＤゲートＮ−８へ
と伝送するための２つの新たなオーミックタイルによっ
て占められる比較的小さな領域のみとなっている。
ＣＭＯＳセルセットの基本的ブロックタイルを本発明の
好適実施例に於けるサブゲートタイルに加えて、より一
般化されたサブ機能タイルを含む実施例も可能である。
好適実施例に於けるサブゲートタイルに加えて、より一
般化されたサブ機能タイルを含む実施例も可能である。
例えば、本発明に基’（ＣＭＯＳセルセットの種々の水
平サブＮＡＮＤゲートタイルは極めてフレキシブルであ
って、２左端のタイルを、事後的なマスクプログラミン
グの変更により、中間タイル若しくは右端タイルに変更
することができる。、上記したように、このようなフレ
キシビリティは、機能の大幅な変更を可能にする。
平サブＮＡＮＤゲートタイルは極めてフレキシブルであ
って、２左端のタイルを、事後的なマスクプログラミン
グの変更により、中間タイル若しくは右端タイルに変更
することができる。、上記したように、このようなフレ
キシビリティは、機能の大幅な変更を可能にする。
しかしながら、水平サブＮＡＮＤゲートタイルを垂直サ
ブＮＡＮＤゲートタイルや、サブＮＯＲゲートタイル等
に変更することはできない。サブ機能タイルを一般化し
たり、或いは、少なくとも、事後的マスクプログラミン
グによりより複雑な機能へと変更し得るようなサブ機能
タイルを開発することにより、このようなサブゲート要
素機能タイルの機能を変更するために必要なフレキシビ
リテイを改善することが考えられる。
ブＮＡＮＤゲートタイルや、サブＮＯＲゲートタイル等
に変更することはできない。サブ機能タイルを一般化し
たり、或いは、少なくとも、事後的マスクプログラミン
グによりより複雑な機能へと変更し得るようなサブ機能
タイルを開発することにより、このようなサブゲート要
素機能タイルの機能を変更するために必要なフレキシビ
リテイを改善することが考えられる。
例えば、第１１ａ図に示された３人力ダイナミックＡＮ
Ｄゲートを考えることができる。可能であると考えられ
る実施例は、同種のタイルクラスと組み合わせることに
より、任意の入力数を有する態様形式のゲートを形成す
るような一般的なサブゲートタイルを含む。
Ｄゲートを考えることができる。可能であると考えられ
る実施例は、同種のタイルクラスと組み合わせることに
より、任意の入力数を有する態様形式のゲートを形成す
るような一般的なサブゲートタイルを含む。
このゲートは、ダイナミック形式であって、クロッ’７
（Ｎ”ｉ （ＣＬ Ｋ） １のノ１イのパルスと同期
する出力を発生する。このようなパルス（ＣＬＫ）１に
応じて、入力Ａ２、Ｂ３及びＣ４に対してＡＮＤ論理が
適用され、出力（ＯＵＴ）が得られる。
（Ｎ”ｉ （ＣＬ Ｋ） １のノ１イのパルスと同期
する出力を発生する。このようなパルス（ＣＬＫ）１に
応じて、入力Ａ２、Ｂ３及びＣ４に対してＡＮＤ論理が
適用され、出力（ＯＵＴ）が得られる。
ローＣＬＫＩ信号を交互に用いることにより、Ｐチャン
ネルトランジスタ１０が作動状態にされ、電源信号（Ｖ
ｄｄ）がインバータ１１を介して伝送され、ロー出力５
（プリチャージ位相）を発生する。
ネルトランジスタ１０が作動状態にされ、電源信号（Ｖ
ｄｄ）がインバータ１１を介して伝送され、ロー出力５
（プリチャージ位相）を発生する。
論理ＡＮＤ機能は、人力２．３及び４を、Ｎチャンネル
トランジスタ６．７及び８のゲートにそれぞれ電装する
ことにより形成される。３つの入力全てがハイであって
、かつＣＬＫｌがハイである場合にのみ、接地信号が一
連の能動Ｎチャンネルトランジスタ９．８．７及び６、
並びにインバータ１１を経て伝送され、最終的にハイの
出力５を発生する。
トランジスタ６．７及び８のゲートにそれぞれ電装する
ことにより形成される。３つの入力全てがハイであって
、かつＣＬＫｌがハイである場合にのみ、接地信号が一
連の能動Ｎチャンネルトランジスタ９．８．７及び６、
並びにインバータ１１を経て伝送され、最終的にハイの
出力５を発生する。
同様に第１１ｂ図に示された４人力ダイナミックＯＲゲ
ートは、ＣＬＫ信号１のハイのパルスに同期して出力を
発生し、同時に入力Ａ２ 、Ｂ３、Ｃ４及びＢ５に対し
て論理ＯＲの処理が行われる。
ートは、ＣＬＫ信号１のハイのパルスに同期して出力を
発生し、同時に入力Ａ２ 、Ｂ３、Ｃ４及びＢ５に対し
て論理ＯＲの処理が行われる。
入力２．３．４及び５に対応するＮチャンネルトランジ
スタ７．８．９及び１０のソース及びドレインがそれぞ
れ共通に接続され（第１１ａ図に示された直列接続の場
合と異なり）、どの入力がハイとなっても、接地信号が
、Ｎチャンネルトランジスタ１２及びインバータ１３を
介して伝送され、ハイの出力６を発生する。
スタ７．８．９及び１０のソース及びドレインがそれぞ
れ共通に接続され（第１１ａ図に示された直列接続の場
合と異なり）、どの入力がハイとなっても、接地信号が
、Ｎチャンネルトランジスタ１２及びインバータ１３を
介して伝送され、ハイの出力６を発生する。
第１１ｃ図示されたスタティックＣＭＯ８複合ゲート等
のような複雑なゲートを、ゲートに於て人力Ａ１をそれ
ぞれ受けるｎチャンネルトランジスタ８及びｐチャンネ
ルトランジスタ１４等のようなｎチャンネル及びｐチャ
ンネルトランジスタからなるペアにより形成されるサブ
ゲートタイルをもって構築することができる。
のような複雑なゲートを、ゲートに於て人力Ａ１をそれ
ぞれ受けるｎチャンネルトランジスタ８及びｐチャンネ
ルトランジスタ１４等のようなｎチャンネル及びｐチャ
ンネルトランジスタからなるペアにより形成されるサブ
ゲートタイルをもって構築することができる。
第１１ｃ図の下側部分に注目すると、（１）人力Ｄ４が
ハイとなってｎチャンネルトランジスタ１１を作動状態
とし或いは人力Ｅ５及び人力Ｆ６の両者がハイとなって
ｎチャンネルトランジスタ１２．１３をそれぞれ作動さ
せたとき、（２）人力Ｃ３がハイとなって、ｎチャンネ
ルトランジスタ１０を作動状態としたとき、及び（３）
人力ＡＩ若しくはＢ２のいずれかがハイとなってｎチャ
ンネルトランジスタ８若しくは９を作動状態としたとき
に、このゲートの出力２０がローとなることが解る。
ハイとなってｎチャンネルトランジスタ１１を作動状態
とし或いは人力Ｅ５及び人力Ｆ６の両者がハイとなって
ｎチャンネルトランジスタ１２．１３をそれぞれ作動さ
せたとき、（２）人力Ｃ３がハイとなって、ｎチャンネ
ルトランジスタ１０を作動状態としたとき、及び（３）
人力ＡＩ若しくはＢ２のいずれかがハイとなってｎチャ
ンネルトランジスタ８若しくは９を作動状態としたとき
に、このゲートの出力２０がローとなることが解る。
逆に、第１１ｃ図の上側部分に注目すると、（１）人力
Ａ１及び人力Ｂ２の両者がローとなってＰチャンネルト
ランジスタ１４．１５を作動状態としたとき、（２）人
力Ｃ３がローとなり、ｐチャンネルＩ・ランジスタ１６
を作動状態としたとき、若しくは人力Ｄ４及び人力Ｂ５
若しくはＢ６がローとなって、ｐチャンネルトランジス
タ１７を作動状態とし、ｐチャンネルトランジスタ１８
若しくは１９のいずれかを作動状態としたときに、この
ゲ゛−トの出力２０がハイとなることが解る。
Ａ１及び人力Ｂ２の両者がローとなってＰチャンネルト
ランジスタ１４．１５を作動状態としたとき、（２）人
力Ｃ３がローとなり、ｐチャンネルＩ・ランジスタ１６
を作動状態としたとき、若しくは人力Ｄ４及び人力Ｂ５
若しくはＢ６がローとなって、ｐチャンネルトランジス
タ１７を作動状態とし、ｐチャンネルトランジスタ１８
若しくは１９のいずれかを作動状態としたときに、この
ゲ゛−トの出力２０がハイとなることが解る。
第１１ｄ図に示されたダイナミックＣＭＯＳ複合ケート
は、第１ｉｅ図に示されたものと逆の論理機能を果す。
は、第１ｉｅ図に示されたものと逆の論理機能を果す。
（（Ａ＋Ｂ）＊Ｃ＊ （Ｄ＋ＥＦ））の条件が満たされ
たときにロー出力を発生す−るのではなく、この回路は
、接地信号をインバータ１７ににより判定し、上記条件
が満たされたときにハイ出力８を発生する。
たときにロー出力を発生す−るのではなく、この回路は
、接地信号をインバータ１７ににより判定し、上記条件
が満たされたときにハイ出力８を発生する。
第１１ｃ図及び第１１ｄ図間のもう１つの違いは、第１
ｉｄ図がスタティック回路ではなくダイナミック回路を
示していることに基く。即ち、この回路は、ＣＬＫ信号
１がハイのパルスであって、ｎチャネルトランジスタ１
６を作動状態とし、接地信号が回路内を流れたときにの
みイネーブルされる。ＣＬＫ信号１がローである場合に
は、ｐチャンネルトランジスタ９が作動状態にされ、電
源信号Ｖｄｄがインバータ１７により反転され、口−出
力８を発生する。この過程は、ブリチャージングとして
知られている。
ｉｄ図がスタティック回路ではなくダイナミック回路を
示していることに基く。即ち、この回路は、ＣＬＫ信号
１がハイのパルスであって、ｎチャネルトランジスタ１
６を作動状態とし、接地信号が回路内を流れたときにの
みイネーブルされる。ＣＬＫ信号１がローである場合に
は、ｐチャンネルトランジスタ９が作動状態にされ、電
源信号Ｖｄｄがインバータ１７により反転され、口−出
力８を発生する。この過程は、ブリチャージングとして
知られている。
ＣＭＯＳセルセットにより可能となる修理可能な特性。
第１．２ ａ図〜第１２ｄ図は、１つのサブＮＡＮＤゲ
ートタイルを他の同様なタイルに変更するような、−見
単純な事後的マスクプログラミングの変更により可能と
なる修理特性の大幅な向−１ユ効果を示している。右端
の水平サブＮＡＮＤゲートタイルを中間のタイルに変更
することは、ＮＡＮＤケ−１・に人力を追加するような
右端タイルの追加を可能にすることが考えられる。即ち
、３人力ＮＡＮＤゲートを４人力ＮＡＮＤゲートに変換
し、誤って省略され若しくは新たに追加された新たな条
件が、例えば、特定のレジスタをライ１〜イネーブルす
るか否かを判定するために関与させることができる。
ートタイルを他の同様なタイルに変更するような、−見
単純な事後的マスクプログラミングの変更により可能と
なる修理特性の大幅な向−１ユ効果を示している。右端
の水平サブＮＡＮＤゲートタイルを中間のタイルに変更
することは、ＮＡＮＤケ−１・に人力を追加するような
右端タイルの追加を可能にすることが考えられる。即ち
、３人力ＮＡＮＤゲートを４人力ＮＡＮＤゲートに変換
し、誤って省略され若しくは新たに追加された新たな条
件が、例えば、特定のレジスタをライ１〜イネーブルす
るか否かを判定するために関与させることができる。
第１２ａ図は、８個の状態（Ａ−Ｈ）からなる２人力制
御状態機械の状態図を示す。特定の人力により、機械の
状態が変化する。例えば、機械が００００により示され
る状態Ａにあるとし、２つの人力の状態が００であった
場合、機械の状態は１０００により示される状態Ｂに変
化する。入力が１１である場合には、機械の状態は００
１０により状態Ｃに変化する。人力のペアが、０１’及
び１０の組み合せである場合には、機械の状態は変化し
ない。この状態の変化のタイミングはタロツクにより制
御される。
御状態機械の状態図を示す。特定の人力により、機械の
状態が変化する。例えば、機械が００００により示され
る状態Ａにあるとし、２つの人力の状態が００であった
場合、機械の状態は１０００により示される状態Ｂに変
化する。入力が１１である場合には、機械の状態は００
１０により状態Ｃに変化する。人力のペアが、０１’及
び１０の組み合せである場合には、機械の状態は変化し
ない。この状態の変化のタイミングはタロツクにより制
御される。
この制御状態機械は、例えば、マイクロコード化された
マイクロプロセッサに於けるＡＬＵの機能を制御するた
めに用いることができる。ＡＬＵが、演算処理を行った
直後であるような特定の状態にあって、特定の制御信号
が現在実行されつつあるマイクロインストラクションか
ら受けたとき、ＡＬＵは、最も最近行われた動作が０で
ある場合には分岐処理を自動的に行うような異なる状態
に移行し、分岐処理が行われ得ることを示すために２ビ
ツトの力を伝送する。
マイクロプロセッサに於けるＡＬＵの機能を制御するた
めに用いることができる。ＡＬＵが、演算処理を行った
直後であるような特定の状態にあって、特定の制御信号
が現在実行されつつあるマイクロインストラクションか
ら受けたとき、ＡＬＵは、最も最近行われた動作が０で
ある場合には分岐処理を自動的に行うような異なる状態
に移行し、分岐処理が行われ得ることを示すために２ビ
ツトの力を伝送する。
重要な点は、制御状態機械によって処理される特定の機
能に拘らず、機能が状態グラフにより示され、従って、
第１２ｃ図及び第１２ｄ図に図示されかつ後記されるよ
うに、回路の実際のトランジスタのレイアウトに比較的
容易に変換し得ることである。
能に拘らず、機能が状態グラフにより示され、従って、
第１２ｃ図及び第１２ｄ図に図示されかつ後記されるよ
うに、回路の実際のトランジスタのレイアウトに比較的
容易に変換し得ることである。
第１２ｂ図は、同様の情報を表にして示す。最上部及び
最下部の表は、誤った制御状態機械及び正しい制御状態
機械として表示されており、１２個の状態の変化のそれ
ぞれに１つの行が対応するようになっている。
最下部の表は、誤った制御状態機械及び正しい制御状態
機械として表示されており、１２個の状態の変化のそれ
ぞれに１つの行が対応するようになっている。
Ｉ１及びＩ２として表示された左端の２列は、機械への
２つの人力の値を表す。Ｓ３、Ｓ２、Ｓｌ及びＳＯと表
示された次の４つの列は、全体として措置の８個の状態
のそれぞれの４ビットの値を表す。この例に於ては、４
ビツトが用いられているために、８個の追加の状態を追
加することができる。状態を表す各ビットは、言うまで
もなく、第１２ｃ図及び第１２ｄ図に示されるように、
それぞれフリップフロップのタイルにより表すことがで
きる。
２つの人力の値を表す。Ｓ３、Ｓ２、Ｓｌ及びＳＯと表
示された次の４つの列は、全体として措置の８個の状態
のそれぞれの４ビットの値を表す。この例に於ては、４
ビツトが用いられているために、８個の追加の状態を追
加することができる。状態を表す各ビットは、言うまで
もなく、第１２ｃ図及び第１２ｄ図に示されるように、
それぞれフリップフロップのタイルにより表すことがで
きる。
０１及び０２と表示された最後の２列は、特定の状態の
変化が発生したことを示す２出力ビツトを表しており、
これらの出力を、追加の論理及びまたは記憶タイルと組
み合わせることにより、任意の目的に用いることができ
る。４つの状態ビット列のいずれに於ても＋は、その状
態の変化のための条件か満たされた場合に、０から１若
しくは１から０へとトグルされることを表し、出力ビツ
ト列の＋は、状態の変化のための条件が満たされたとき
に、出力ビットが「点火」し、１即ちハイとなることを
示している。
変化が発生したことを示す２出力ビツトを表しており、
これらの出力を、追加の論理及びまたは記憶タイルと組
み合わせることにより、任意の目的に用いることができ
る。４つの状態ビット列のいずれに於ても＋は、その状
態の変化のための条件か満たされた場合に、０から１若
しくは１から０へとトグルされることを表し、出力ビツ
ト列の＋は、状態の変化のための条件が満たされたとき
に、出力ビットが「点火」し、１即ちハイとなることを
示している。
第１２ｂ図の上側の誤った制御状態機械の表は、論理の
複雑さが増すに従って、誤りが起き易いことを示してい
る。更に、使用が変更される場合があり、言うまでもな
く、回路設計者は、設計中であっても、頻繁に論理を変
更し、実際に回路が完成した後もしばしば変更を必要と
する場合がある。
複雑さが増すに従って、誤りが起き易いことを示してい
る。更に、使用が変更される場合があり、言うまでもな
く、回路設計者は、設計中であっても、頻繁に論理を変
更し、実際に回路が完成した後もしばしば変更を必要と
する場合がある。
本発明の好適実施例は、このような変更を、種々の段階
に於て簡単に行い得るようにすることかできる。
に於て簡単に行い得るようにすることかできる。
例えば、誤った制御状態機械の表の第２列に於て、設計
者が、状態の変化が発生する条件を誤って設定した場合
を考える。入力Ｉ２のために１を設定するべきところを
、設計者が０を設定したものとする。この誤った設定が
、データの隣りに付したＷによって表されている。
者が、状態の変化が発生する条件を誤って設定した場合
を考える。入力Ｉ２のために１を設定するべきところを
、設計者が０を設定したものとする。この誤った設定が
、データの隣りに付したＷによって表されている。
第３列に於て、設計者が、人力■１について、その値に
拘らず特定の状態変化が起きることから、Ｘ（即ちデー
タなし）とするべきところを誤って１を設定したものと
する。誤って設定された１は、データの隣りにＥによっ
て示された余分なデータとなる。Ｘ即ちデータのないこ
とは、必要に応じて任意のサブＮＡＮＤゲートに変換し
得るような、上記したような特別ブランクサブＮＡＮＤ
ゲートタイル等のスペアセルを表しており、このような
必要性としては、３人力ＮＡＮＤゲートに新たな条件を
加える必要があって、このタイルを用いることにより４
人力ＮＡＮＤゲートを構成する場合がある。このような
スペアセルは、チップ内に占めるそのままの位置で利用
される。
拘らず特定の状態変化が起きることから、Ｘ（即ちデー
タなし）とするべきところを誤って１を設定したものと
する。誤って設定された１は、データの隣りにＥによっ
て示された余分なデータとなる。Ｘ即ちデータのないこ
とは、必要に応じて任意のサブＮＡＮＤゲートに変換し
得るような、上記したような特別ブランクサブＮＡＮＤ
ゲートタイル等のスペアセルを表しており、このような
必要性としては、３人力ＮＡＮＤゲートに新たな条件を
加える必要があって、このタイルを用いることにより４
人力ＮＡＮＤゲートを構成する場合がある。このような
スペアセルは、チップ内に占めるそのままの位置で利用
される。
また、第３行に於て、この行の状態変化が人力Ｉ２の状
態に依存することから、入力Ｉ２としてＯ若しくは１の
データが必要であるにも拘らず設計者か間違えてＸを設
定したとする。このデータの欠如がＭにより示されてい
る。
態に依存することから、入力Ｉ２としてＯ若しくは１の
データが必要であるにも拘らず設計者か間違えてＸを設
定したとする。このデータの欠如がＭにより示されてい
る。
設計者は、第１２行等のように、忘れ去ら乳た状態変化
として、行全体を見落としてしまう場合も考えられる。
として、行全体を見落としてしまう場合も考えられる。
或いは、この制御状態機械を実現しようとするときに、
後になって新たな状態変化が必要であると判断される場
合も考えられる。
後になって新たな状態変化が必要であると判断される場
合も考えられる。
いずれにしても、第１２ｂ図の下側に示された正しい制
御状態機械の表は、この機械の表を正しくするために必
要な変化を示している。しかしながら、設計者は集積回
路が形成されるまでこのような誤りや必要となる追加事
項を発見したり予見することができない場合が考えられ
る。第１２ｃ図は、本発明に基（ＣＭＯＳセルセットの
タイルを用いることにより形成し得るような機械の実際
の誤った５ＬＡＩＮ造を示している。
御状態機械の表は、この機械の表を正しくするために必
要な変化を示している。しかしながら、設計者は集積回
路が形成されるまでこのような誤りや必要となる追加事
項を発見したり予見することができない場合が考えられ
る。第１２ｃ図は、本発明に基（ＣＭＯＳセルセットの
タイルを用いることにより形成し得るような機械の実際
の誤った５ＬＡＩＮ造を示している。
この機械の２つの入力１１及びＩ２は、機械の上側から
垂直に伝送され、２つの出力Ｏ１及び０２も、この機械
の上側から垂直方向に伝送される。
垂直に伝送され、２つの出力Ｏ１及び０２も、この機械
の上側から垂直方向に伝送される。
４つの状態ビットのそれぞれは、左から右にかけてピッ
１−３３ 、Ｓ２ 、ＳＬ及びＳＯにより示される個々
のＴ（）グル）フリップフロップ（Ｔ Ｆ Ｒ）に記憶
される。
１−３３ 、Ｓ２ 、ＳＬ及びＳＯにより示される個々
のＴ（）グル）フリップフロップ（Ｔ Ｆ Ｒ）に記憶
される。
このタイルレイアウトの最も特記すべき特徴は、第１２
ｂ図の上側の誤った制御状態機械の表に於ける機械の表
による表示と第１２ｃ図の実際のレイアウト図との間に
直接的な相関が見られることである。例えば、第１２ｂ
図の表に於ける第１２行は、垂直なスペアタイルを表す
Ｘの左に位置する垂直バー及び水平スペアタイルを表す
Ｘの上側に位置する水平バーにより表されるスペアタイ
ルを含む水平（０若しくは１）及び垂直（＋）サブＮＡ
ＮＤゲートタイルの第１２行に直接的に対応している。
ｂ図の上側の誤った制御状態機械の表に於ける機械の表
による表示と第１２ｃ図の実際のレイアウト図との間に
直接的な相関が見られることである。例えば、第１２ｂ
図の表に於ける第１２行は、垂直なスペアタイルを表す
Ｘの左に位置する垂直バー及び水平スペアタイルを表す
Ｘの上側に位置する水平バーにより表されるスペアタイ
ルを含む水平（０若しくは１）及び垂直（＋）サブＮＡ
ＮＤゲートタイルの第１２行に直接的に対応している。
第１２ｃ図のサブＮＡＮＤゲートタイルの第１行に注目
すると、６人力水平ＮＡＮＤゲートが行列の座標点１−
１．１−２．１−３．１−５．１−７及び１−９に於け
る６つの水平サブＮＡＮＤゲートタイルにより形成され
ていることが分る。
すると、６人力水平ＮＡＮＤゲートが行列の座標点１−
１．１−２．１−３．１−５．１−７及び１−９に於け
る６つの水平サブＮＡＮＤゲートタイルにより形成され
ていることが分る。
タイル１−１及び１−２は、それぞれのタイル内に於て
符号０により示されているように人力■１及びＩ２の補
数を人力として受け、タイル１−３．１−５．１−７及
び１−９は、それぞれ人力として状態ビットＳ３、Ｓ２
、Ｓｌ及びｓｏの補数を受ける。
符号０により示されているように人力■１及びＩ２の補
数を人力として受け、タイル１−３．１−５．１−７及
び１−９は、それぞれ人力として状態ビットＳ３、Ｓ２
、Ｓｌ及びｓｏの補数を受ける。
タイル３−１及び３−２等のように状態変化の条件とし
てデータ１が対応するタイルは、列１１、Ｆ３等のよう
な実際の列の値を受け、それらの補数を受けるものでな
いことに留意されたい。これにより、全ての条件が満た
されたときにのみＮＡＭＤ機能が０を発生するような、
入力及び状態の条件が満たされたことを示すものとして
、１信号は人力されるようになる。他の場合、即ち何ら
かの条件が満たされていない場合、ＮＡＮＤ機能は１を
発生し、従って何らの状態変化が引き起こされない。
てデータ１が対応するタイルは、列１１、Ｆ３等のよう
な実際の列の値を受け、それらの補数を受けるものでな
いことに留意されたい。これにより、全ての条件が満た
されたときにのみＮＡＭＤ機能が０を発生するような、
入力及び状態の条件が満たされたことを示すものとして
、１信号は人力されるようになる。他の場合、即ち何ら
かの条件が満たされていない場合、ＮＡＮＤ機能は１を
発生し、従って何らの状態変化が引き起こされない。
第１２ｂ図の上側の誤った制御状態機械の第１行に於て
示されているように、２つの人力ビット及び４つの状態
ビットからなる６つのビットの全てか０即ちローである
場合にのみ状態の変化が引＼起こされる。即ち、６つの
ビットの全てが０であって、それらの補数が１である場
合には、ＮＡＮＤ機能の結果として０が発生する。これ
らの６つのビットのいずれか１つでも１である場合には
、このビットの補数が０であることから、状態変化が引
き起こされず、ＮＡＮＤ機能の結果として１が得られる
。
示されているように、２つの人力ビット及び４つの状態
ビットからなる６つのビットの全てか０即ちローである
場合にのみ状態の変化が引＼起こされる。即ち、６つの
ビットの全てが０であって、それらの補数が１である場
合には、ＮＡＮＤ機能の結果として０が発生する。これ
らの６つのビットのいずれか１つでも１である場合には
、このビットの補数が０であることから、状態変化が引
き起こされず、ＮＡＮＤ機能の結果として１が得られる
。
ＮＡＮＤ機能の結果が０である場合には、対応する出力
が信号ｏ１及び０２として伝送され、状態変化が引き起
こされることにより、行１の場合には、状態ビットＳ３
がトグルされ、機械の状態Ｂ （１０００）が実現され
る。
が信号ｏ１及び０２として伝送され、状態変化が引き起
こされることにより、行１の場合には、状態ビットＳ３
がトグルされ、機械の状態Ｂ （１０００）が実現され
る。
例えば、第１２ｃ図に於けるサブＮＡＮＤゲートタイル
の行１に於て、ＮＡＮＤ機能の結果がタイルのそれぞれ
の最も上側のワイヤに沿って垂直サブＮＡＮＤゲートタ
イル１−１２に伝送され、更にアレイから０１として出
力される。実際、例えば行４といったある行に於ける状
態の変化に対応して出力信号０１として１を発生するよ
うな行は、そのようなタイル例えば４−４を含んでいる
。
の行１に於て、ＮＡＮＤ機能の結果がタイルのそれぞれ
の最も上側のワイヤに沿って垂直サブＮＡＮＤゲートタ
イル１−１２に伝送され、更にアレイから０１として出
力される。実際、例えば行４といったある行に於ける状
態の変化に対応して出力信号０１として１を発生するよ
うな行は、そのようなタイル例えば４−４を含んでいる
。
行１が出力信号０２を発生しないように、この行により
何らの出力も送り出さないような場合には、スペアタイ
ル（タイル１−１３）が用いられる。
何らの出力も送り出さないような場合には、スペアタイ
ル（タイル１−１３）が用いられる。
これにより、設計者は出力信号０２を発生するように、
事後的なマスクプログラミングにより回路の当該部分を
変更したり予定を変更することが可能となる。
事後的なマスクプログラミングにより回路の当該部分を
変更したり予定を変更することが可能となる。
ＮＡＮＤ機能の結果が０である場合には、出力信号０１
の値が、タイルｎ−１２の入力として０を発生するよう
な行ｎのそれぞれからの出力に対してＮＡＮＤ処理する
ことにより出力信号Ｏｆの値が定められることから、出
力信号０１が１となる。このように、６つの信号■１、
Ｉ２、Ｓ３、Ｓ２、Ｓｌ及びＳＯが全て０に等しいこと
から、行１が０を発生した場合或いはそのような垂直サ
ブＮＡＮＤゲートタイルを含む行のいずれかが０を発生
した場合には、全て０である値に対してＮＡＮＤ処理を
行った場合として、列１２（０１）が１を発生する。
の値が、タイルｎ−１２の入力として０を発生するよう
な行ｎのそれぞれからの出力に対してＮＡＮＤ処理する
ことにより出力信号Ｏｆの値が定められることから、出
力信号０１が１となる。このように、６つの信号■１、
Ｉ２、Ｓ３、Ｓ２、Ｓｌ及びＳＯが全て０に等しいこと
から、行１が０を発生した場合或いはそのような垂直サ
ブＮＡＮＤゲートタイルを含む行のいずれかが０を発生
した場合には、全て０である値に対してＮＡＮＤ処理を
行った場合として、列１２（０１）が１を発生する。
しかしながら、タイル１−１３が、タイル２−１３．３
−１３．６−１３．７−１３及び１１１３からなる垂直
ＮＡＮＤゲートの一部をなすものではないスペアタイル
からなるため、行２等、池の行は出力を発生したとして
も、行１は信号０２に対して何ら出力を発生しないこと
に留意されたい。
−１３．６−１３．７−１３及び１１１３からなる垂直
ＮＡＮＤゲートの一部をなすものではないスペアタイル
からなるため、行２等、池の行は出力を発生したとして
も、行１は信号０２に対して何ら出力を発生しないこと
に留意されたい。
行１は、出力を発生することに加えて、６つの信号が全
て０である場合には、状態Ａから状態Ｂへの状態変化を
引き起こす。第１２ｂ図の上側の誤った制御状態機械の
行１或いは第１２ａ図のグラフに注目すると、機械が状
態Ａ （００００）であって入力１１及びＩ２として０
０が送り込まれたとき、状態Ｂ （１０００）への状態
変化が引き起こされる。即ち、状態ピッｌ−Ｓ ３は０
から１にトグルされる。
て０である場合には、状態Ａから状態Ｂへの状態変化を
引き起こす。第１２ｂ図の上側の誤った制御状態機械の
行１或いは第１２ａ図のグラフに注目すると、機械が状
態Ａ （００００）であって入力１１及びＩ２として０
０が送り込まれたとき、状態Ｂ （１０００）への状態
変化が引き起こされる。即ち、状態ピッｌ−Ｓ ３は０
から１にトグルされる。
第１２ｃ図に注目すると、これは、タイル１１．１−２
．１−３．１−５．１−７及び１−９からなる６人力水
平ＮＡＮＤゲートの出力を、垂直サブＮＡＮＤゲートタ
イル１−４に組み合わせることにより達成されることが
解る。列１２（０１）に於けるサブＮＡＮＤゲートタイ
ルの行に沿って１つでも０信号が発生した場合には、信
号０１として１が発生し、行１に於けるタイル１−４の
ように列４（８３）に於けるサブＮＡＮＤゲートタイル
の１つの行に沿って１つでも０信号が発生した場合には
、列４に１が発生し、これによりフリップフロップによ
り決定される状態ビットＳ３が、この場合０から１にト
グルされることとなる。
．１−３．１−５．１−７及び１−９からなる６人力水
平ＮＡＮＤゲートの出力を、垂直サブＮＡＮＤゲートタ
イル１−４に組み合わせることにより達成されることが
解る。列１２（０１）に於けるサブＮＡＮＤゲートタイ
ルの行に沿って１つでも０信号が発生した場合には、信
号０１として１が発生し、行１に於けるタイル１−４の
ように列４（８３）に於けるサブＮＡＮＤゲートタイル
の１つの行に沿って１つでも０信号が発生した場合には
、列４に１が発生し、これによりフリップフロップによ
り決定される状態ビットＳ３が、この場合０から１にト
グルされることとなる。
第１２ｃ図に於ける水平及び垂直サブＮＡＮＤゲートタ
イルの他の１１行も同様に機能し、タイルｎ−１、ｎ−
２、ｎ−３、ｎ−５、ｎ−７及びｎ−９をＮＡＮＤ処理
することにより信号１１、Ｉ２、Ｓ３、Ｓ２、Ｓｌ及び
ＳＯが得られ、その結果が列４ （Ｓ３）、６ （Ｓ２
）、８ （ＳＬ）、１０ （Ｓｏ ） 、１２ （０１
）及び１３（０２）に於ける垂直サブＮＡＮＤゲートタ
イルの入力信号となる。
イルの他の１１行も同様に機能し、タイルｎ−１、ｎ−
２、ｎ−３、ｎ−５、ｎ−７及びｎ−９をＮＡＮＤ処理
することにより信号１１、Ｉ２、Ｓ３、Ｓ２、Ｓｌ及び
ＳＯが得られ、その結果が列４ （Ｓ３）、６ （Ｓ２
）、８ （ＳＬ）、１０ （Ｓｏ ） 、１２ （０１
）及び１３（０２）に於ける垂直サブＮＡＮＤゲートタ
イルの入力信号となる。
このように第１２ｂ図及び第１２ｃ図は、この制御状態
機械等のような集積回路の表形式による表示と実際のト
ランジスタのレイアラ！・との間の直接的な相関関係を
示している。このような相関関係は、本発明により、高
密度に集積された回路を迅速に設計し得る理由を示すも
のである。これにより、本発明に基＜ＣＭＯＳセルセッ
トが、集積回路をプロトタイプから大量生産への展開を
迅速に行い得るようにすることが理解されよう。
機械等のような集積回路の表形式による表示と実際のト
ランジスタのレイアラ！・との間の直接的な相関関係を
示している。このような相関関係は、本発明により、高
密度に集積された回路を迅速に設計し得る理由を示すも
のである。これにより、本発明に基＜ＣＭＯＳセルセッ
トが、集積回路をプロトタイプから大量生産への展開を
迅速に行い得るようにすることが理解されよう。
しかしながら、前記したように、複雑な設計過程に於て
は、少なくとも初期段階に於て、第１２ｂ図の上側の誤
った制御状態機械の表により表わされるように、多くの
仕様の変更や論理の誤りが発生せざるを得ない。本発明
の一層重要な特徴は、このような変更や誤りの是正を、
表の変更、ソフトウェアに於けるトランジスタのレイア
ウトの変更或いは事後的なマスクプログラミングの変更
によりチップ」二の実際のレイアウトの変更といった設
計のあらゆる段階に於て容易に行い得ることであるかも
しれない。
は、少なくとも初期段階に於て、第１２ｂ図の上側の誤
った制御状態機械の表により表わされるように、多くの
仕様の変更や論理の誤りが発生せざるを得ない。本発明
の一層重要な特徴は、このような変更や誤りの是正を、
表の変更、ソフトウェアに於けるトランジスタのレイア
ウトの変更或いは事後的なマスクプログラミングの変更
によりチップ」二の実際のレイアウトの変更といった設
計のあらゆる段階に於て容易に行い得ることであるかも
しれない。
第１２ｃ図及び第１２ｂ図を比較することにより、比較
的複雑な回路に於ても、第１２ｂ図に示された誤った制
御状態機械から正しい制御状態機械への変更のように比
較的容易に行うことができる。第１２ｃ図に示されたも
のを第１２ｄ図に示されたものへと変更することは、紙
の」二或いはソフトウェア上で行われるばかりでなく、
実際のチップ上のレイアウトの変更として行い得ること
が重要な点である。
的複雑な回路に於ても、第１２ｂ図に示された誤った制
御状態機械から正しい制御状態機械への変更のように比
較的容易に行うことができる。第１２ｃ図に示されたも
のを第１２ｄ図に示されたものへと変更することは、紙
の」二或いはソフトウェア上で行われるばかりでなく、
実際のチップ上のレイアウトの変更として行い得ること
が重要な点である。
上記したような、このような変更は、サブＮＡＮＤゲー
ト等の個々のサブ機能タイルを必ずしも限定されるもの
ではないか通常は同種のタイルへと変換するような事後
的なマスクプログラミングの変更によって行われる。
ト等の個々のサブ機能タイルを必ずしも限定されるもの
ではないか通常は同種のタイルへと変換するような事後
的なマスクプログラミングの変更によって行われる。
例えば、１とすべきところを０のデータが与えられた第
１２ｃ図のタイル２−２を、第１２ｄ図に於て正しくデ
ータ１を与えた。同様に、Ｘとすべきところ誤って＋と
じた第１２ｃ図のタイル５−８は、第１２ｅ図に於て正
しくデータＸが設定されている。第１２ｃ図と第１２ｄ
図の他の全ての相違点は、誤った制御状態機械と正しい
制御状態機械として第１２ｂ図に示されたものと対応し
ている。このような変更はソフトウェア」二で容易に行
い得るものであるが、第６図について前記したように、
事後的なマスクプログラミングの変更によりチップ上に
於ても行うことができる。
１２ｃ図のタイル２−２を、第１２ｄ図に於て正しくデ
ータ１を与えた。同様に、Ｘとすべきところ誤って＋と
じた第１２ｃ図のタイル５−８は、第１２ｅ図に於て正
しくデータＸが設定されている。第１２ｃ図と第１２ｄ
図の他の全ての相違点は、誤った制御状態機械と正しい
制御状態機械として第１２ｂ図に示されたものと対応し
ている。このような変更はソフトウェア」二で容易に行
い得るものであるが、第６図について前記したように、
事後的なマスクプログラミングの変更によりチップ上に
於ても行うことができる。
〈発明の効果〉
このように、本発明に基＜ＣＭＯＳセルセットタイルを
組み合わせることにより、極めて高密度の集積回路を容
易に形成し得るばかりでなく、あらゆる設計段階に於て
、譬えチップか既に製造された後であってもその構造を
容易かつ経済的に変更し得るという特徴を備えている。
組み合わせることにより、極めて高密度の集積回路を容
易に形成し得るばかりでなく、あらゆる設計段階に於て
、譬えチップか既に製造された後であってもその構造を
容易かつ経済的に変更し得るという特徴を備えている。
第１ａ図〜第１ｄ図は、典型的なゲートアレイ、チャン
ネルレスゲートアレイ、標準的なセル及びＰＬＡ構造を
示す。 第２図は、ＳＬＡテンプレート上に本発明に基＜ＣＭＯ
Ｓセルセットのタイルを組み合わせることにより形成さ
れる構造を示す。 第３図は各タイルをＳＬＡ構造上にマツピングするため
のＳＬＡテンプレートのグリッドを示す。 第４ａ図及び第４ｂ図は、典型的なｎ人力スタティック
ＣＭＯＳＮＡＮＤゲート回路及びその標準的なセルのレ
イアウトを示す。 第５ａ図及び第５ｂ図は、ｎ入力ＣＭＯＳセルセットの
水平及び垂直ＮＡＮＤゲートの回路図及びレイアウト図
を示す。 第６図は、金属皮膜及び連絡線皮膜のマスクの変更によ
り、水平サブＮＡＮＤゲートタイルを５つの異なる方向
に変更することにより、任意のｎ人力水平ＮＡＮＤゲー
トを形成し得る様子を示す説明図である。 第７ａ図〜第７ｅ図は、接続及びインタフェースタイル
、インバータタイル、伝送ゲートタイル、記憶タイル及
びエクスクル−シブＮＯＲ（ＸＮＯＲ）機能を果す比較
的複雑な論理タイルを含む本発明に基＜ＣＭＯＳセルセ
ットのいくつかのクラスを示す。 第８ａ図〜第８Ｃ図は、２つのクラスの水平及び垂直サ
ブＮＡＮＤゲートタイルについてブランクタイル及びオ
ーミックコンタクトタイルからなる２つの特別なタイル
を用いることにより、複数の直交論理ゲート及び特定の
ＳＬＡの行または列或いはアレイ内に於てジグザク状に
分布された人力、出力及び能動的ｌ・ランジスタを備え
る個々の論理ゲートを構成する様子を示す回路図、論理
図及びモデル図である。 第９ａ図及び第９ｂ図は、種々の異なるクラスのタイル
を組み合わせることにより複雑な機能を、その人力、出
力及び能動部品をＳＬＡ内に分布させることにより構成
する様子を示すトランジスタレイアウト 第１０ａ図〜第１０ｃ図は、本発明に基＜ＣＭＯＳセル
セットにより比較的複雑な組み合わせ論理回路を構成す
る要領を示す１つの論理）１り成因及び２つのレイアウ
ト図である。 第１１ａ図〜第１ｉｄ図は、ダイナミックＡＮＤ及びＯ
Ｒゲート、スタティックＣＭＯＳ複合ゲ− １−及びダ
イナミックＣＭＯＳ複合ゲートを含むＣＭＯＳセルセッ
トのタイルを組み合わせることに・より得られる構造を
示す。 第１２ａ図〜第１２ｄ図は、本発明に基＜ＣＭＯＳセル
セットによれは、事後的なマスクプログラミングの手法
により高度な修理可能性が得られる様子を示す、有限状
態機械の制御部分の状態グラフ、表、モデル図（修理の
前後）である。 特 許 出 願 人 サーラス・ロジック・インコーホ
レイテッド 代 理 人 弁理士 大 島 陽図面の浄書（
内容に変更なし） 二７スフルーレ′７°Ｎｊ乙フィル 日 日 日 日 図面の浄（１（内容に変更なし） ＄ｎａＪの串り企Ｆ本迄壜表拭の５ＬＡＩ−よる該、た
ＩＫ現の態Ｉ弾−（茅は目のよ訃と吟！ｌ、） 日Ｇ、 １２ｃ フロ 田乏≧Ｘ
ネルレスゲートアレイ、標準的なセル及びＰＬＡ構造を
示す。 第２図は、ＳＬＡテンプレート上に本発明に基＜ＣＭＯ
Ｓセルセットのタイルを組み合わせることにより形成さ
れる構造を示す。 第３図は各タイルをＳＬＡ構造上にマツピングするため
のＳＬＡテンプレートのグリッドを示す。 第４ａ図及び第４ｂ図は、典型的なｎ人力スタティック
ＣＭＯＳＮＡＮＤゲート回路及びその標準的なセルのレ
イアウトを示す。 第５ａ図及び第５ｂ図は、ｎ入力ＣＭＯＳセルセットの
水平及び垂直ＮＡＮＤゲートの回路図及びレイアウト図
を示す。 第６図は、金属皮膜及び連絡線皮膜のマスクの変更によ
り、水平サブＮＡＮＤゲートタイルを５つの異なる方向
に変更することにより、任意のｎ人力水平ＮＡＮＤゲー
トを形成し得る様子を示す説明図である。 第７ａ図〜第７ｅ図は、接続及びインタフェースタイル
、インバータタイル、伝送ゲートタイル、記憶タイル及
びエクスクル−シブＮＯＲ（ＸＮＯＲ）機能を果す比較
的複雑な論理タイルを含む本発明に基＜ＣＭＯＳセルセ
ットのいくつかのクラスを示す。 第８ａ図〜第８Ｃ図は、２つのクラスの水平及び垂直サ
ブＮＡＮＤゲートタイルについてブランクタイル及びオ
ーミックコンタクトタイルからなる２つの特別なタイル
を用いることにより、複数の直交論理ゲート及び特定の
ＳＬＡの行または列或いはアレイ内に於てジグザク状に
分布された人力、出力及び能動的ｌ・ランジスタを備え
る個々の論理ゲートを構成する様子を示す回路図、論理
図及びモデル図である。 第９ａ図及び第９ｂ図は、種々の異なるクラスのタイル
を組み合わせることにより複雑な機能を、その人力、出
力及び能動部品をＳＬＡ内に分布させることにより構成
する様子を示すトランジスタレイアウト 第１０ａ図〜第１０ｃ図は、本発明に基＜ＣＭＯＳセル
セットにより比較的複雑な組み合わせ論理回路を構成す
る要領を示す１つの論理）１り成因及び２つのレイアウ
ト図である。 第１１ａ図〜第１ｉｄ図は、ダイナミックＡＮＤ及びＯ
Ｒゲート、スタティックＣＭＯＳ複合ゲ− １−及びダ
イナミックＣＭＯＳ複合ゲートを含むＣＭＯＳセルセッ
トのタイルを組み合わせることに・より得られる構造を
示す。 第１２ａ図〜第１２ｄ図は、本発明に基＜ＣＭＯＳセル
セットによれは、事後的なマスクプログラミングの手法
により高度な修理可能性が得られる様子を示す、有限状
態機械の制御部分の状態グラフ、表、モデル図（修理の
前後）である。 特 許 出 願 人 サーラス・ロジック・インコーホ
レイテッド 代 理 人 弁理士 大 島 陽図面の浄書（
内容に変更なし） 二７スフルーレ′７°Ｎｊ乙フィル 日 日 日 日 図面の浄（１（内容に変更なし） ＄ｎａＪの串り企Ｆ本迄壜表拭の５ＬＡＩ−よる該、た
ＩＫ現の態Ｉ弾−（茅は目のよ訃と吟！ｌ、） 日Ｇ、 １２ｃ フロ 田乏≧Ｘ
Claims (17)
- （１）集積回路であって、 １つ若しくは複数のタイルクラスを備え、前記タイルク
ラスの少なくとも１つが、当該集積回路により果される
論理及びまたは記憶機能により定められ、かつ前記タイ
ルクラスが、１つまたは複数のタイルを備え、前記タイ
ルの少なくとも１つが、前記論理及びまたは記憶機能の
サブ機能により定められ、かつ前記タイルが、１つ若し
くは複数の互いに平行をなす行導体と、前記行導体に対
して直交する１つまたは複数の列導体と、１つまたは複
数の論理及びまたは記憶要素と、前記タイルが前記論理
及びまたは記憶機能のサブ機能を果し得るように、該タ
イルの行導体、列導体及び論理及びまたは記憶要素の少
なくともいずれか１つをそれ自身若しくは他のものと相
互接続するためのプログラム手段とを備え、 更に、当該集積回路が、 第１及び第２の互いに隣接するタイル同士を、これら両
タイルが互いに水平方向に隣接する場合には、前記第１
のタイルの行導体から前記第２のタイルの行導体に信号
を送り得るように、また前記両タイルが垂直方向に互い
に隣接する場合には、前記第１のタイルの列導体から前
記第２のタイルの列導体に向けて信号を伝送し得るよう
に互いに接続するためのタイル貼り手段と、 水平方向若しくは垂直方向に前記タイル貼り手段により
相互接続された複数のタイルからなるセット内の各タイ
ルの行導体及び列導体間について伝送される信号を、前
記タイルセットに属さずかつ前記タイルセットに水平方
向若しくは垂直方向に隣接するいずれかのタイルに伝送
されないようにすることにより、前記タイルセットのそ
れぞれのタイルの行若しくは列導体からなる、信号を伝
送するための導体セグメントを形成するセグメント手段
と、 前記相互接続されたタイルが、前記タイルクラスにより
定められた前記論理及びまたは記憶機能を果し得るよう
に、タイルクラスの複数のタイルを前記タイル貼り手段
により相互接続し得るようにするための機能形成手段と
、 １つのタイルクラスを定める論理及びまたは記憶機能の
第１のサブ機能により定められる第１のタイルを、前記
と同一のタイルクラスにより定められる前記論理及びま
たは記憶機能の第２のサブ機能により定められる第２の
タイルに、前記プログラム手段により変換し得るように
するための機能変更手段とを備えることを特徴とする集
積回路。 - （２）前記集積回路が記憶論理アレイからなることを特
徴とする特許請求の範囲第１項に記載の集積回路。 - （３）前記集積回路を構成するために用いられる技術が
ＣＭＯＳからなることを特徴とする特許請求の範囲第１
項に記載の集積回路。 - （４）前記タイル貼り手段が更に、第１の論理及びまた
は記憶機能により定められる第１のタイルクラスの第１
のタイルと、第２の論理及びまたは記憶機能により定め
られる第２のタイルクラスの第２のタイルとを、前記タ
イル貼り手段をもって相互接続することにより前記第１
の論理及びまたは記憶機能の出力が前記第２の論理及び
または記憶機能の入力となるようにするための機能連携
手段を備えることを特徴とする特許請求の範囲第１項に
記載の集積回路。 - （５）前記プログラム手段が、集積回路のマスク層を変
更するための手段を備えることを特徴とする特許請求の
範囲第１項に記載の集積回路。 - （６）前記集積回路のマスク層を変更するための手段が
、最も上側の２つの金属皮膜層と前記両金属皮膜層を接
続する配線皮膜とを変更するための手段を備えることを
特徴とする特許請求の範囲第５項に記載の集積回路。 - （７）前記プログラム手段が、前記集積回路を電気的に
変更するための手段を備えることを特徴とする特許請求
の範囲第１項に記載の集積回路。 - （８）前記集積回路が、更に複合ゲートの論理機能を定
めるタイルクラスを備えることを特徴とする特許請求の
範囲第１項に記載の集積回路。 - （９）前記集積回路が更にダイナミックゲートの論理機
能により定められるタイルクラスを備えることを特徴と
する特許請求の範囲第１項に記載の集積回路。 - （１０）個々の論理ゲートの機能により定められる少な
くとも１つの論理ゲートタイルクラスと、前記個々の論
理ゲートのサブ機能を果すべく前記論理ゲートタイルク
ラス内に設けられた複数のサブゲートタイルと、 前記タイル貼り手段により、ｎ個の前記サブゲートタイ
ル（ｎ≧１）を相互接続することによりｎ個の入力を有
するような前記論理ゲートを構成するための論理ゲート
構築手段とを備えることを特徴とする特許請求の範囲第
１項に記載の集積回路。 - （１１）第１及び第２のサブゲートタイルと、少なくと
も１つの自由導体タイルとを有し、前記自由導体タイル
が、該タイルの能動的な論理及びまたは記憶要素のいず
れとも接続されていない１つ若しくは複数の行若しくは
列導体と、前記自由導体タイルへの入力信号を、前記自
由行若しくは列導体の１つ若しくは複数に沿って伝送し
、前記自由導体タイルの出力信号として送り出すための
手段とを有し、 前記集積回路が更に、前記自由導体の少なくとも１つを
、前記第１及び第２のサブゲートタイル間に前記タイル
貼り手段により相互結合させ、信号が、前記第１のサブ
ゲートタイルから、導体セグメントを経て、前記自由導
体タイルを経由して前記第２のサブゲートタイルへと伝
送されるようにするための分布論理ゲート構築手段を備
えることを特徴とする特許請求の範囲第１０項に記載の
集積回路。 - （１２）前記自由導体タイルが、該タイルを含むタイル
クラスにより定められる論理及びまたは記憶機能のサブ
機能を果し得ると共に１つ若しくは複数の自由行若しく
は列導体セグメントを備える通常サブ機能タイルからな
ることを特徴とする特許請求の範囲第１１項に記載の集
積回路。 - （１３）前記自由導体タイルが、特別ブランクサブ機能
タイルからなり、該特別ブランクサブ機能タイルが、該
特別ブランクサブ機能タイルを含むタイルクラスのタイ
ルを定めるサブ機能のいずれをも果さないが、該特別ブ
ランクサブ機能タイルを含むタイルクラスの少なくとも
１つの他のタイルにより定められるサブ機能を果すべく
前記プログラム手段によりプログラムされ得るものであ
ることを特徴とする特許請求の範囲第１１項に記載の集
積回路。 - （１４）前記自由導体タイルが、論理及びまたは記憶要
素、或いは、前記タイルの行若しくは列導体の接続部を
含まないブランクタイルからなることを特徴とする特許
請求の範囲第１１項に記載の集積回路。 - （１５）前記自由導体タイルが、論理及びまたは記憶要
素を含まず、前記タイルの少なくとも１つの自由行導体
を前記タイルの少なくとも１つの自由列導体に相互接続
するための手段を備えるオーミックタイルからなること
を特徴とする特許請求の範囲第１１項に記載の集積回路
。 - （１６）自由導体オーミックタイルと、前記自由導体オ
ーミックタイルに水平方向について隣接する第１のサブ
ゲートタイルと、 前記自由導体オーミックタイルに垂直方向について隣接
する第２のサブゲートタイルと、 前記タイル貼り手段により前記自由導体オーミックタイ
ルと前記第１及び第２のサブゲートタイルとを相互接続
させるためのジグザグ論理ゲート構築手段とを備え、 前記第１のサブゲートタイルから、前記自由導体オーミ
ックタイルを経て、前記第２のサブゲートタイルに信号
を伝送し得るようにしたことを特徴とする特許請求の範
囲第１１項に記載の集積回路。 - （１７）１つ若しくは水平方向について互いに隣接する
複数のサブゲートタイルを備える第１のタイルクラスと
、 １つ若しくは垂直方向について互いに隣接する複数のサ
ブゲートタイルを備える第２のタイルクラスと、 物理的に前記水平方向を向くｎ個の入力を有する第１の
論理ゲートを構成するべく前記第１のタイルクラスのｎ
個の前記サブゲートタイルを前記タイル貼り手段により
相互接続させるための第１の論理ゲート構築手段と、 物理的に前記垂直方向を向くｎ個の入力を有する第２の
論理ゲートを構成するべく前記第２のタイルクラスのｎ
個の前記サブゲートタイルを前記タイル貼り手段に、よ
り相互接続するための第２の論理ゲート構築手段と、 前記ｎ個の入力を有する前記第１の論理ゲートを構成す
るために用いられた前記第１のタイルクラスのタイルの
１つと、前記ｎ個の入力を有する前記第２の論理ゲート
を構成するために用いられた前記第２のタイルクラスの
タイルの１つとを前記タイル貼り手段により相互接続さ
せることにより、前記第１の論理ゲートの出力が前記第
２の論理ゲートの人力となるようにするための直交論理
ゲート構築手段とを備えることを特徴とする特許請求の
範囲第１０項に記載の集積回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/166,596 | 1988-03-10 | ||
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Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150309A (en) * | 1987-08-04 | 1992-09-22 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| US5119313A (en) * | 1987-08-04 | 1992-06-02 | Texas Instruments Incorporated | Comprehensive logic circuit layout system |
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
| US5206815A (en) * | 1989-01-13 | 1993-04-27 | Vlsi Technology, Inc. | Method for arranging modules in an integrated circuit |
| US5253181A (en) * | 1989-04-27 | 1993-10-12 | Kawasaki Steel Corporation | Programmable one-board computer, and methods of verification of logic circuit and alteration to actual circuit using the programmable one-board computer |
| US5353243A (en) | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| US5369593A (en) | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
| US5644496A (en) * | 1989-08-15 | 1997-07-01 | Advanced Micro Devices, Inc. | Programmable logic device with internal time-constant multiplexing of signals from external interconnect buses |
| US5212652A (en) * | 1989-08-15 | 1993-05-18 | Advanced Micro Devices, Inc. | Programmable gate array with improved interconnect structure |
| US5185706A (en) * | 1989-08-15 | 1993-02-09 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having configurable output enable |
| US5084636A (en) * | 1989-12-27 | 1992-01-28 | Kawasaki Steel | Master-slave programmable logic devices |
| US5629859A (en) * | 1992-10-21 | 1997-05-13 | Texas Instruments Incorporated | Method for timing-directed circuit optimizations |
| WO1994016500A2 (en) * | 1992-12-31 | 1994-07-21 | Seiko Epson Corporation | A structured programmable datapath for a digital processor |
| US5539331A (en) * | 1993-05-10 | 1996-07-23 | Kabushiki Kaisha Toshiba | Field programmable gate array having transmission gates and semiconductor integrated circuit for programming connection of wires |
| US5680583A (en) * | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
| US5918242A (en) * | 1994-03-14 | 1999-06-29 | International Business Machines Corporation | General-purpose customizable memory controller |
| US5638288A (en) * | 1994-08-24 | 1997-06-10 | Lsi Logic Corporation | Separable cells having wiring channels for routing signals between surrounding cells |
| US5587923A (en) * | 1994-09-07 | 1996-12-24 | Lsi Logic Corporation | Method for estimating routability and congestion in a cell placement for integrated circuit chip |
| US5696943A (en) * | 1995-07-27 | 1997-12-09 | Advanced Micro Devices, Inc. | Method and apparatus for quick and reliable design modification on silicon |
| US5892249A (en) * | 1996-02-23 | 1999-04-06 | National Semiconductor Corporation | Integrated circuit having reprogramming cell |
| US5926035A (en) * | 1996-06-26 | 1999-07-20 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
| US5943488A (en) * | 1996-06-26 | 1999-08-24 | Cypress Semiconductor Corp. | Method and apparatus to generate mask programmable device |
| JP2880958B2 (ja) * | 1996-07-30 | 1999-04-12 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5841967A (en) * | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
| WO1998040913A1 (fr) * | 1997-03-11 | 1998-09-17 | Mitsubishi Denki Kabushiki Kaisha | Circuit integre a semi-conducteurs dont l'implantation est conçue au niveau des cellules |
| US6134516A (en) * | 1997-05-02 | 2000-10-17 | Axis Systems, Inc. | Simulation server system and method |
| US6421251B1 (en) | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
| US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
| US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
| US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
| US6026230A (en) * | 1997-05-02 | 2000-02-15 | Axis Systems, Inc. | Memory simulation system and method |
| US5960191A (en) | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
| US5970240A (en) * | 1997-06-25 | 1999-10-19 | Quickturn Design Systems, Inc. | Method and apparatus for configurable memory emulation |
| US6415426B1 (en) | 2000-06-02 | 2002-07-02 | Incentia Design Systems, Inc. | Dynamic weighting and/or target zone analysis in timing driven placement of cells of an integrated circuit design |
| JP4837870B2 (ja) * | 2002-11-05 | 2011-12-14 | 株式会社リコー | 半導体集積回路のレイアウト設計方法 |
| WO2006052738A2 (en) * | 2004-11-04 | 2006-05-18 | Fabbrix, Inc. | A method and process for design of integrated circuits using regular geometry patterns to obtain geometrically consistent component features |
| US20070033562A1 (en) * | 2005-08-05 | 2007-02-08 | International Business Machines Corporation | Integrated circuit power distribution layout with sliding grids |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US31287A (en) * | 1861-02-05 | aiken | ||
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
| US4293783A (en) * | 1978-11-01 | 1981-10-06 | Massachusetts Institute Of Technology | Storage/logic array |
| JPS55115353A (en) * | 1979-02-27 | 1980-09-05 | Fujitsu Ltd | Cell rotatable by 90 |
| US4414547A (en) * | 1981-08-05 | 1983-11-08 | General Instrument Corporation | Storage logic array having two conductor data column |
| US4441168A (en) * | 1982-01-13 | 1984-04-03 | Sperry Corporation | Storage logic/array (SLA) circuit |
| JPS6050940A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体集積回路 |
| US4577276A (en) * | 1983-09-12 | 1986-03-18 | At&T Bell Laboratories | Placement of components on circuit substrates |
| US4727493A (en) * | 1984-05-04 | 1988-02-23 | Integrated Logic Systems, Inc. | Integrated circuit architecture and fabrication method therefor |
| EP0166027B1 (de) * | 1984-06-19 | 1990-06-13 | Siemens Aktiengesellschaft | In C-MOS-Technik realisierte Basiszelle |
| US4745084A (en) * | 1986-11-12 | 1988-05-17 | Vlsi Technology, Inc. | Method of making a customized semiconductor integrated device |
-
1988
- 1988-03-10 US US07/166,596 patent/US4931946A/en not_active Expired - Lifetime
-
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