JPH02215224A - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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- JPH02215224A JPH02215224A JP1036472A JP3647289A JPH02215224A JP H02215224 A JPH02215224 A JP H02215224A JP 1036472 A JP1036472 A JP 1036472A JP 3647289 A JP3647289 A JP 3647289A JP H02215224 A JPH02215224 A JP H02215224A
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- shift circuit
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- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の１的］
（産業上の利用分野）
本発明は、ノーマリ・オン型ＭＥＳＦＥＴをドライバと
して用いたスイッチング段を持つ半導体論理集積回路に
関する。
して用いたスイッチング段を持つ半導体論理集積回路に
関する。
（従来の技術）
ＧａＡｓ論理集積回路は、高速性に優れたものとして注
目され、単位論理ゲートの構成が種々考えられている。
目され、単位論理ゲートの構成が種々考えられている。
そのなかでも、ノイズ・マージンが大きく、高速性、低
消費電力性に優れたものとして、Ｓ Ｌ ＣＦ （Ｓ
ｃｈｏｔｔｋｙ Ｄ １ｏｄｅＬ ｅｖｅｌ Ｓ
ｈｌｆｔｅｒ Ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｅ
ｄＦ Ｅ Ｔ Ｌｏｇｉｃ）は特に有望である。
消費電力性に優れたものとして、Ｓ Ｌ ＣＦ （Ｓ
ｃｈｏｔｔｋｙ Ｄ １ｏｄｅＬ ｅｖｅｌ Ｓ
ｈｌｆｔｅｒ Ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｅ
ｄＦ Ｅ Ｔ Ｌｏｇｉｃ）は特に有望である。
第２図は、５ＬＣＦを用いて構成したインバータの等価
回路である。ノーマリ・オン型ＧａＡｓＭＥＳＦＥＴ−
Ｑ１をドライバとし、ノーマリ参オン型ＧａＡｓＭＥＳ
ＦＥＴ−Ｑ２を負荷としてスイッチング段１が構成され
ている。このスイッチング段１の入力側には、レベルシ
フト・ダイオードＬＳとプルダウン用のノーマリ・オン
型ＧａＡｓＭＥＳＦＥＴ−Ｑ３により構成されたレベル
シフト回路２が設けられている。
回路である。ノーマリ・オン型ＧａＡｓＭＥＳＦＥＴ−
Ｑ１をドライバとし、ノーマリ参オン型ＧａＡｓＭＥＳ
ＦＥＴ−Ｑ２を負荷としてスイッチング段１が構成され
ている。このスイッチング段１の入力側には、レベルシ
フト・ダイオードＬＳとプルダウン用のノーマリ・オン
型ＧａＡｓＭＥＳＦＥＴ−Ｑ３により構成されたレベル
シフト回路２が設けられている。
第３図は、第２図の５ＬＣＦインバータのパターン・レ
イアウト例である。第３図から明らかなように、レベル
シフト回路２はスイッチング段１とほぼ同程度の面積を
占有する。これは、レベルシフト争ダイードＬＳがフィ
ード・フォワード容量としての役割を果たす必要がある
ため、大きい容量が必要だからである。即ちインバータ
への入力信号は、レベルシフト・ダイオードＬＳの接合
容量（第２図のＣＰ）と負荷容Ｉｌ（第２図のｃＬで、
ＭＥＳＦＥＴ−Ｑｌのゲート容量、レベルシフト赤ダイ
オードＬＳのカソード側電極の浮遊容量および配線容量
からなる）で分圧されるため、レベルシフト・ダイオー
ドＬＳの接合容量が十分に大きくないと、必要な信号振
幅がスイッチング段に伝達されないからである。
イアウト例である。第３図から明らかなように、レベル
シフト回路２はスイッチング段１とほぼ同程度の面積を
占有する。これは、レベルシフト争ダイードＬＳがフィ
ード・フォワード容量としての役割を果たす必要がある
ため、大きい容量が必要だからである。即ちインバータ
への入力信号は、レベルシフト・ダイオードＬＳの接合
容量（第２図のＣＰ）と負荷容Ｉｌ（第２図のｃＬで、
ＭＥＳＦＥＴ−Ｑｌのゲート容量、レベルシフト赤ダイ
オードＬＳのカソード側電極の浮遊容量および配線容量
からなる）で分圧されるため、レベルシフト・ダイオー
ドＬＳの接合容量が十分に大きくないと、必要な信号振
幅がスイッチング段に伝達されないからである。
ところで、複雑な論理回路を実現する手法として、複数
の単位ゲートにより構成された論理セルを凌数種用意し
てセル争ライブラリに登録しておき、これらを組合わせ
ることにより全体回路を構成する手法がある。これは、
スタンダード・セル方式と呼ばれる。
の単位ゲートにより構成された論理セルを凌数種用意し
てセル争ライブラリに登録しておき、これらを組合わせ
ることにより全体回路を構成する手法がある。これは、
スタンダード・セル方式と呼ばれる。
第４図は、５ＬＣＦを単位ゲートとしたスタンダード・
セルの一例であるエツジトリガ型Ｄタイプフリップフロ
ップ（ＤＦＦ）の等価回路である。
セルの一例であるエツジトリガ型Ｄタイプフリップフロ
ップ（ＤＦＦ）の等価回路である。
ここでは、５ＬＣＦを構成するスイッチング段（論理段
）のみからなるＮＯＲゲート１１とレベルシフト回路１
２とを記号上区別して示している。
）のみからなるＮＯＲゲート１１とレベルシフト回路１
２とを記号上区別して示している。
ここに示した記号とその等価回路の関係は、第５図の通
りである。第４図から明らかなように、この論理セルと
してのＤＦＦは、レベルシフト１２の数が各単位ゲート
のファン・イン数の総計に等しく、１３であり、その素
子数は２６である。また３素子からなる２人力ＮＯＲゲ
ートのスイッチング段が５個、４素子からなる３人力Ｎ
ＯＲゲートのスイッチング段が１個あるので、スイッチ
ング段の素子数の合計は１９である。つまり、このＤＦ
Ｆ回路を構成するセルは、素子数が４５であってかつ、
レベルシフト回路に使われている素子数が全体の５割段
上を占めている。前述のようにレベルシフト回路はスイ
ッチング段と同程度の面積を要するから、結局この様な
論理セルを５ＬＣＦを用いて構成した場合にはセルのレ
イアウト面積は仮にレベルシフト回路がなかったとした
場合と比べて２倍程度も大きいものとなる。また特にフ
ァンΦアウト数の大きい論理ゲート部ではその出力ノー
ドに複数のレベルシフト回路の容量が負荷として入るた
め、５ＬＣＦ本来の長所である高速性が大きく損われる
という問題があった。
りである。第４図から明らかなように、この論理セルと
してのＤＦＦは、レベルシフト１２の数が各単位ゲート
のファン・イン数の総計に等しく、１３であり、その素
子数は２６である。また３素子からなる２人力ＮＯＲゲ
ートのスイッチング段が５個、４素子からなる３人力Ｎ
ＯＲゲートのスイッチング段が１個あるので、スイッチ
ング段の素子数の合計は１９である。つまり、このＤＦ
Ｆ回路を構成するセルは、素子数が４５であってかつ、
レベルシフト回路に使われている素子数が全体の５割段
上を占めている。前述のようにレベルシフト回路はスイ
ッチング段と同程度の面積を要するから、結局この様な
論理セルを５ＬＣＦを用いて構成した場合にはセルのレ
イアウト面積は仮にレベルシフト回路がなかったとした
場合と比べて２倍程度も大きいものとなる。また特にフ
ァンΦアウト数の大きい論理ゲート部ではその出力ノー
ドに複数のレベルシフト回路の容量が負荷として入るた
め、５ＬＣＦ本来の長所である高速性が大きく損われる
という問題があった。
（発明が解決しようとする課題）
以上のように５ＬＣＦ回路は優れた単位ゲートとして注
目されているが、単位ゲート内でのレベルシフト回路の
占める面積が大きく、特にこれを複数個組合わせたスタ
ンダード・セルにおいてはレベルシフト回路の面積が占
める割合いが非常に大きくなり、更にファンやアウト数
が大きい論理ゲート部では特に負荷容量が大きくなり、
全体として十分な高速が実現できないという問題があっ
た。
目されているが、単位ゲート内でのレベルシフト回路の
占める面積が大きく、特にこれを複数個組合わせたスタ
ンダード・セルにおいてはレベルシフト回路の面積が占
める割合いが非常に大きくなり、更にファンやアウト数
が大きい論理ゲート部では特に負荷容量が大きくなり、
全体として十分な高速が実現できないという問題があっ
た。
本発明は、この様な間通を解決した半導体論理集積回路
を提供することを目的とする。
を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、５ＬＣＦ回路を基本とする複数の論理ゲート
を組合わせて構成される論理セルを用いた論理集積回路
において、論理セル内のファン・アウト数が２以上の論
理ゲートについてはその出力信号の分配をレベルシフト
回路を通して行うようにしたことを特徴とする。換言す
れば、所定の論理ゲートの出力信号が二つ以上の論理ゲ
ートに分配される部分で、本来その二つ以上の論理ゲ−
トの入力段側にあるレベルシフト回路を前段の論理ゲー
トの出力段にまとめて一つ設けて共用させたことを特徴
とする。
を組合わせて構成される論理セルを用いた論理集積回路
において、論理セル内のファン・アウト数が２以上の論
理ゲートについてはその出力信号の分配をレベルシフト
回路を通して行うようにしたことを特徴とする。換言す
れば、所定の論理ゲートの出力信号が二つ以上の論理ゲ
ートに分配される部分で、本来その二つ以上の論理ゲ−
トの入力段側にあるレベルシフト回路を前段の論理ゲー
トの出力段にまとめて一つ設けて共用させたことを特徴
とする。
（作用）
本発明によれば、論理セル内でスイッチング段とレベル
シフト回路の順序を本来の５ＬＣＦとは逆にしたものを
許容して、レベルシフト回路を共用することにより、全
体としてレベルシフト回路数を減らすことができる。こ
れにより、論理セルのレイアウト面積が縮小される。ま
た論理セルを構成する各論理ゲートの負荷容量が、レベ
ルシフト回路の共用により小さくなり、小型化に伴う配
線長の短縮の効果とあいまって論理セルの高速動作が可
能になる。
シフト回路の順序を本来の５ＬＣＦとは逆にしたものを
許容して、レベルシフト回路を共用することにより、全
体としてレベルシフト回路数を減らすことができる。こ
れにより、論理セルのレイアウト面積が縮小される。ま
た論理セルを構成する各論理ゲートの負荷容量が、レベ
ルシフト回路の共用により小さくなり、小型化に伴う配
線長の短縮の効果とあいまって論理セルの高速動作が可
能になる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例のスタンダード・セルであるエツジ
−トリガ型ＤＦＦの等価回路を第４図に対応させて示す
。図の記号は、第５図に従う。
−トリガ型ＤＦＦの等価回路を第４図に対応させて示す
。図の記号は、第５図に従う。
ＮＯＲゲート１１１〜１１６のレイアウトは第４図と変
わらない。レベルシフト回路１３１〜１３８は、第４図
とは大きくレイアウトが異なっている。第４図と対応さ
せて説明すれば、次の通りである。クロック入力端子部
のレベルシフト回路１３．は、第４図でのＮＯＲゲート
１２の入力部のレベルシフト回路１２４とＮＯＲゲート
１１、の入力部のレベルシフト回路１２６を一つにまと
めたものである。レベルシフト回路１３２は、第４図の
レベルシフト回路１２９に対応する。
わらない。レベルシフト回路１３１〜１３８は、第４図
とは大きくレイアウトが異なっている。第４図と対応さ
せて説明すれば、次の通りである。クロック入力端子部
のレベルシフト回路１３．は、第４図でのＮＯＲゲート
１２の入力部のレベルシフト回路１２４とＮＯＲゲート
１１、の入力部のレベルシフト回路１２６を一つにまと
めたものである。レベルシフト回路１３２は、第４図の
レベルシフト回路１２９に対応する。
レベルシフト回路１３３は、第４図のレベルシフト回路
１２２ ｒ １２５および１２１０を−っにまとめて
ＮＯＲゲート１１２の出力端子に設けたものである。レ
ベルシフト回路１３５は、第４図のレベルシフト回路１
２８と１２１３を一つにまとめてＮＯＲゲート１１３の
出力端子に設けたものである。レベルシフト回路１３６
は、第４図のレベルシフト回路１２１と１２７を一つに
まとめてＮＯＲゲート１１４の出力端子に設けたもので
ある。レベルシフト回路１３７および１３８はそれぞれ
第４図のレベルシフト回路１２１、および１２１２に対
応する。
１２２ ｒ １２５および１２１０を−っにまとめて
ＮＯＲゲート１１２の出力端子に設けたものである。レ
ベルシフト回路１３５は、第４図のレベルシフト回路１
２８と１２１３を一つにまとめてＮＯＲゲート１１３の
出力端子に設けたものである。レベルシフト回路１３６
は、第４図のレベルシフト回路１２１と１２７を一つに
まとめてＮＯＲゲート１１４の出力端子に設けたもので
ある。レベルシフト回路１３７および１３８はそれぞれ
第４図のレベルシフト回路１２１、および１２１２に対
応する。
第１図と第４図を比較すれば明らかなように、この実施
例によりレベルシフト回路数は１３個から８個に減少し
ている。
例によりレベルシフト回路数は１３個から８個に減少し
ている。
ところでＮＯＲゲート１１１の出力端子のレベルシフト
回路１３３は、第４図のレベルシフト回路１２．と同様
ＮＯＲゲート１１２の入力端子部にあっても特性上問題
ない。しかし、ＤＦＦセルとしての出力端子となるＮＯ
Ｒゲート１１５および１１６の出力端子部にレベルシフ
ト回路を設けていないことは重要である。即ち、ＮＯＲ
ゲート１１５および１１６の入力部のレベルシフト回路
１３７および１３８は原理的には他のゲート部と同様出
力端子側に持って来ることが可能であるが、これは、ス
タンダード−セルとしては好ましくない。スタンダード
・セル全体としては、入力部にレベルシフト回路があり
、出力部にはレベルシフト回路がない状態とする。これ
は、セル内部の配線容量はそれ程問題にならないが、セ
ルの出力端子にはセル・レイアウトによってどのような
配線がつながるか分らず、大きい配線容量が負荷となる
可能性があるからである。この点をより具体的に以下に
説明する。
回路１３３は、第４図のレベルシフト回路１２．と同様
ＮＯＲゲート１１２の入力端子部にあっても特性上問題
ない。しかし、ＤＦＦセルとしての出力端子となるＮＯ
Ｒゲート１１５および１１６の出力端子部にレベルシフ
ト回路を設けていないことは重要である。即ち、ＮＯＲ
ゲート１１５および１１６の入力部のレベルシフト回路
１３７および１３８は原理的には他のゲート部と同様出
力端子側に持って来ることが可能であるが、これは、ス
タンダード−セルとしては好ましくない。スタンダード
・セル全体としては、入力部にレベルシフト回路があり
、出力部にはレベルシフト回路がない状態とする。これ
は、セル内部の配線容量はそれ程問題にならないが、セ
ルの出力端子にはセル・レイアウトによってどのような
配線がつながるか分らず、大きい配線容量が負荷となる
可能性があるからである。この点をより具体的に以下に
説明する。
前述のようにレベルシフト回路の出力につく負荷容量Ｃ
Ｌがレベルシフト・ダイオードの接合容量 Ｃｐに比べ
て大きくなると、容量ＣＰによるカップリング能力が落
ち、遅延時間ｔｐｄはレベルシフト回路で律速されるよ
うになる。その様子を、第６図に示す。第６図は、５Ｌ
ＣＦにおいてレベルシフト段が入力側にあった場合（Ａ
）と出力側にあった場合（Ｂ）の遅延時間ｔ ｐｄの負
荷容量依存性を示している。このデータは、スタンダー
ド・セルで用いられる実際的素子パラメータを用いてＳ
Ｐ Ｉ ＣＥシミュレーションした結果である。主要な
パラメータを示すと、スイッチング段における二つのノ
ーマリ・オン型ＭＥＳＦＥＴはゲート長０．８μｍ、ゲ
ート幅１０μｍであり、レベルシフト番ダイオードのゼ
ロ・バイアス時の容量は２４６ｆＦである。図から°、
負荷容量が７０ｆＦ（配線長ｌｌｌ１ｌの容量に相当す
る）のとき、（Ａ）では遅延時間の劣化は（Ｂ）の場合
の１割以下である。しかし負向容量が増大すると、（Ａ
）での遅延時間の劣化は次第に大きいものとなる。実際
的なスタンダード・セル（一般的にはマクロ・セル）に
おいてはそれを構成する単位ゲートの負荷容量は一般に
小さく７０ｆＦ以下と考えられるので、レベルシフト段
が出力側にあることによる短所は問題にならない。しか
し、前述のようにセルの出力端子には長い配線容量が負
荷として入る可能性があるため、レベルシフト段を設け
ないことが好ましいのである。これにより、セルの負荷
容量に対しては従来の構成と同様の駆動力を維持してい
る。
Ｌがレベルシフト・ダイオードの接合容量 Ｃｐに比べ
て大きくなると、容量ＣＰによるカップリング能力が落
ち、遅延時間ｔｐｄはレベルシフト回路で律速されるよ
うになる。その様子を、第６図に示す。第６図は、５Ｌ
ＣＦにおいてレベルシフト段が入力側にあった場合（Ａ
）と出力側にあった場合（Ｂ）の遅延時間ｔ ｐｄの負
荷容量依存性を示している。このデータは、スタンダー
ド・セルで用いられる実際的素子パラメータを用いてＳ
Ｐ Ｉ ＣＥシミュレーションした結果である。主要な
パラメータを示すと、スイッチング段における二つのノ
ーマリ・オン型ＭＥＳＦＥＴはゲート長０．８μｍ、ゲ
ート幅１０μｍであり、レベルシフト番ダイオードのゼ
ロ・バイアス時の容量は２４６ｆＦである。図から°、
負荷容量が７０ｆＦ（配線長ｌｌｌ１ｌの容量に相当す
る）のとき、（Ａ）では遅延時間の劣化は（Ｂ）の場合
の１割以下である。しかし負向容量が増大すると、（Ａ
）での遅延時間の劣化は次第に大きいものとなる。実際
的なスタンダード・セル（一般的にはマクロ・セル）に
おいてはそれを構成する単位ゲートの負荷容量は一般に
小さく７０ｆＦ以下と考えられるので、レベルシフト段
が出力側にあることによる短所は問題にならない。しか
し、前述のようにセルの出力端子には長い配線容量が負
荷として入る可能性があるため、レベルシフト段を設け
ないことが好ましいのである。これにより、セルの負荷
容量に対しては従来の構成と同様の駆動力を維持してい
る。
具体的な実施例によるデータを以下に説明する。
用いたＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔのパラ
メータは次表の通りである。
メータは次表の通りである。
以下余白
表に示すように、負荷ＭＥＳＦＥＴとドライバＭＥＳＦ
ＥＴとの間でゲート長およびゲート幅を等しく設定して
いる。ノーマリ・オン型ＭＥＳＦＥＴの活性層はＳｉの
イオン注入により形成した。加速電圧は５０ｋｅＶであ
り、ドーズ量は負荷ＭＥＳＦＥＴに対しては２．８Ｘ１
０１２／ｃＩ＋２ ドライバＭＥＳＦＥＴに対して
は２．５×１０１２／ｃＩｎ２とした。以上の条件でセ
ルファライン型ＬＤＤ構造のＭＥＳＦＥＴを構成した。
ＥＴとの間でゲート長およびゲート幅を等しく設定して
いる。ノーマリ・オン型ＭＥＳＦＥＴの活性層はＳｉの
イオン注入により形成した。加速電圧は５０ｋｅＶであ
り、ドーズ量は負荷ＭＥＳＦＥＴに対しては２．８Ｘ１
０１２／ｃＩ＋２ ドライバＭＥＳＦＥＴに対して
は２．５×１０１２／ｃＩｎ２とした。以上の条件でセ
ルファライン型ＬＤＤ構造のＭＥＳＦＥＴを構成した。
レベルシフト・ダイオードの面積は、１６μｍ×６μｍ
であり、その活性層は負荷ＭＥＳＦＥＴの活性層形成の
イオン注入とドライバＭＥＳＦＥＴの活性層形成のイオ
ン注入を重ねて行うことで形成した。
であり、その活性層は負荷ＭＥＳＦＥＴの活性層形成の
イオン注入とドライバＭＥＳＦＥＴの活性層形成のイオ
ン注入を重ねて行うことで形成した。
この実施例によるＤＦＦを実際にレイアウトした結果、
第４図の従来型に比べて面積は約４割減少した。即ち従
来型のセル・サイズ３１０μｍ×１２８μｍに対し、こ
の実施例ではセル争サイズ１４５μｍ Ｘ １８５μｍ
が得られた。また、ＤＦＦのデータ入力端子りと出力端
子Ｑを結線することにより構成されるトグル・フリップ
フロップの最大トグル周波数を５ＰＩＣＥシミユレーシ
ヨンと実測により求めた。その結果、第４図の従来型で
はシミュレーション結果が１．２ＧＨｚ、実測が１．１
ＧＨｚであり、この実施例の場合シミュレーション結果
で１．５０）ｌｚ、実測で１．４ＧＨｚであった。この
実施例により、従来型に比べておよそ２７％（実測）の
高速性向上が認められる。
第４図の従来型に比べて面積は約４割減少した。即ち従
来型のセル・サイズ３１０μｍ×１２８μｍに対し、こ
の実施例ではセル争サイズ１４５μｍ Ｘ １８５μｍ
が得られた。また、ＤＦＦのデータ入力端子りと出力端
子Ｑを結線することにより構成されるトグル・フリップ
フロップの最大トグル周波数を５ＰＩＣＥシミユレーシ
ヨンと実測により求めた。その結果、第４図の従来型で
はシミュレーション結果が１．２ＧＨｚ、実測が１．１
ＧＨｚであり、この実施例の場合シミュレーション結果
で１．５０）ｌｚ、実測で１．４ＧＨｚであった。この
実施例により、従来型に比べておよそ２７％（実測）の
高速性向上が認められる。
なお、シミュレーション結果と実測値の間に若干の差が
認められるが、これはレイアウトから読瑣った配線容量
および電極容量に見積り誤差があるためと考えられる。
認められるが、これはレイアウトから読瑣った配線容量
および電極容量に見積り誤差があるためと考えられる。
以上においては本発明をスタンダード・セル方式のセル
に適用した場合を説明したが、本発明はこれに限られる
ものではなく、レベルシフト段を論理ゲートの出力段に
まとめて配置することの利点がその短所を補えるロジッ
ク形式のもの全てに適用することができる。また以上で
はＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いた場
合を説明したが、この他ＡｌＧａＡｓ／ＧａＡｓヘテロ
接合を利用したＨＥＭＴやＴＥＧＦＥＴを用いた場合に
も本発明は有効である。更に以上では単位ゲートとして
５ＬＣＦ回路を用いたが、５ＤＦＬやＢＦＬを用いた場
合にも本発明を適用することができる。
に適用した場合を説明したが、本発明はこれに限られる
ものではなく、レベルシフト段を論理ゲートの出力段に
まとめて配置することの利点がその短所を補えるロジッ
ク形式のもの全てに適用することができる。また以上で
はＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いた場
合を説明したが、この他ＡｌＧａＡｓ／ＧａＡｓヘテロ
接合を利用したＨＥＭＴやＴＥＧＦＥＴを用いた場合に
も本発明は有効である。更に以上では単位ゲートとして
５ＬＣＦ回路を用いたが、５ＤＦＬやＢＦＬを用いた場
合にも本発明を適用することができる。
その池水発明は、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果］
以上述べたように本発明によれば、レベルシフト回路を
持つ論理ゲートを複数個レイアウトして論理集積回路を
構成するに当たって、レベルシフト回路のレイアウトを
工夫することにより、チップサイズの縮小と高速性能の
向上を図ることができる。
持つ論理ゲートを複数個レイアウトして論理集積回路を
構成するに当たって、レベルシフト回路のレイアウトを
工夫することにより、チップサイズの縮小と高速性能の
向上を図ることができる。
第１図は本発明の一実施例のＤＦＦセルを示す等価回路
図、第２図は５ＬＣＦの等価回路図、第３図はそのレイ
アウト例を示す図、第４図は従来のＤＦＦセルを示す等
価回路図、第５図は等価回路に用いた記号の意味を示す
図、第６図は５ＬＣＦゲートのレベルシフト段配置を異
ならせた時の遅延時間の負荷容量依存性を比較して示す
図である。 １ １ １ 〜 １ １ ６ ・・・ ＮＯＲゲ
− ト 、 １ ３ 、 〜１３８・・
・レベルシフト回路、１１・・・スイッチング段、２・
・・レベルシフト回路。 出願人代理人 弁理士 鈴江武彦 第 因 第３図 第１図 １５Ｆｌｌ
図、第２図は５ＬＣＦの等価回路図、第３図はそのレイ
アウト例を示す図、第４図は従来のＤＦＦセルを示す等
価回路図、第５図は等価回路に用いた記号の意味を示す
図、第６図は５ＬＣＦゲートのレベルシフト段配置を異
ならせた時の遅延時間の負荷容量依存性を比較して示す
図である。 １ １ １ 〜 １ １ ６ ・・・ ＮＯＲゲ
− ト 、 １ ３ 、 〜１３８・・
・レベルシフト回路、１１・・・スイッチング段、２・
・・レベルシフト回路。 出願人代理人 弁理士 鈴江武彦 第 因 第３図 第１図 １５Ｆｌｌ
Claims (3)
- （１）ノーマリ・オン型ＭＥＳＦＥＴをドライバとする
スイッチング段と、このスイッチング段に入力される信
号のレベルをシフトするレベルシフト回路とを有する論
理ゲートを複数個用いて構成される半導体論理集積回路
において、所定の論理ゲートの出力信号が二つ以上の論
理ゲートに分配される部分で、前記二つ以上の論理ゲー
トの入力段側のレベルシフト回路を前段の論理ゲートの
出力段にまとめて一つ設けて共用させたことを特徴とす
る半導体論理集積回路。 - （２）ノーマリ・オン型ＭＥＳＦＥＴをドライバとする
スイッチング段と、このスイッチング段に入力される信
号のレベルをシフトするレベルシフト回路とを有する論
理ゲートを複数個用いて構成される論理セルを配列して
なる半導体論理集積回路において、前記論理セルは、フ
ァン・アウトが２以上の論理ゲートについてはその出力
信号の分配をレベルシフト回路を通して行うように構成
したことを特徴とする半導体論理集積回路。 - （３）論理セルは、入力端子部にレベルシフト回路があ
り、出力端子部にはレベルシフト回路がないことを特徴
とする請求項２記載の半導体論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036472A JP2660042B2 (ja) | 1989-02-16 | 1989-02-16 | 半導体論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1036472A JP2660042B2 (ja) | 1989-02-16 | 1989-02-16 | 半導体論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02215224A true JPH02215224A (ja) | 1990-08-28 |
| JP2660042B2 JP2660042B2 (ja) | 1997-10-08 |
Family
ID=12470758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1036472A Expired - Lifetime JP2660042B2 (ja) | 1989-02-16 | 1989-02-16 | 半導体論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660042B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010092642A1 (ja) * | 2009-02-13 | 2010-08-19 | パナソニック株式会社 | 半導体装置 |
| JP2011040888A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | 半導体電子回路、発信回路およびフリップフロップ回路 |
-
1989
- 1989-02-16 JP JP1036472A patent/JP2660042B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010092642A1 (ja) * | 2009-02-13 | 2010-08-19 | パナソニック株式会社 | 半導体装置 |
| JP2010186925A (ja) * | 2009-02-13 | 2010-08-26 | Panasonic Corp | 半導体装置 |
| US8405126B2 (en) | 2009-02-13 | 2013-03-26 | Panasonic Corporation | Semiconductor device |
| JP2011040888A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | 半導体電子回路、発信回路およびフリップフロップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2660042B2 (ja) | 1997-10-08 |
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