JPH02213968A - Program down-loading dsp circuit - Google Patents
Program down-loading dsp circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高信頼度DSP回路技術に係り、特にプロ
グラムダウンロードDSP回路におけるプログラムの確
実なダウンロードとその保護およびDSP回路の動作監
視とが可能なプログラムダウンロードDSP回路に関す
る。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to highly reliable DSP circuit technology, and in particular, it is possible to reliably download and protect a program in a program download DSP circuit, and to monitor the operation of the DSP circuit. The present invention relates to a program download DSP circuit.
ディジタル信号処理専用の1チツプマイクロプロセツサ
であるDSP (ディジタル・シグナル・プロセッサ)
は、ディジタル信号処理で特に多い積和演算の繰返しな
どを汎用マイクロプロセッサに比べて1桁以上も高速に
演算処理が実行できるという特徴を有している。従来、
このような特徴を有するDSPを用いて構成したDSP
回路として、DSPw用のプログラムROMを配置せず
に、汎用性や小形化のために高速プログラムRAMを設
けて外部のホストCPUからこのRAMに対してプログ
ラムを書込み、このRAMに書込まれたプログラムに従
ってDSPを動作させるプログラムダウンロードDSP
回路が知られている。DSP (Digital Signal Processor), a one-chip microprocessor dedicated to digital signal processing
The microprocessor has the characteristic of being able to perform arithmetic processing, such as repeated product-sum calculations, which are particularly common in digital signal processing, more than an order of magnitude faster than a general-purpose microprocessor. Conventionally,
A DSP constructed using a DSP with such characteristics
As a circuit, a high-speed program RAM is provided for versatility and miniaturization without arranging a program ROM for the DSPw, and a program is written to this RAM from an external host CPU, and the program written to this RAM is Download the program to operate the DSP according to the DSP
circuit is known.
また、DSP回路動作の故障モードには、■ 割込み渋
滞または割込み渋滞によるスタックポイントの暴走、
■ プログラム暴走または無応答停止状態となるロッキ
ング、
■ ハードウェアの故障、
等がある。従来、これらの故障モードに対しては、ウォ
ッチドッグタイマ(以下、WDTと称する。)を使用し
たWDT回路を構成することによってDSP回路の動作
を監視する方法が行われている。Furthermore, the failure modes of DSP circuit operation include: (1) interrupt congestion or runaway stack point due to interrupt congestion, (2) locking that results in program runaway or no-response stoppage, and (2) hardware failure. Conventionally, these failure modes have been dealt with by configuring a WDT circuit using a watchdog timer (hereinafter referred to as WDT) to monitor the operation of the DSP circuit.
〔発明が解決しようとする課題〕
しかしながら、前述したグロダラムダウンロードDSP
回路およびDSP回路の動作監視用WDT回路によれば
、次のような問題点がある。[Problem to be solved by the invention] However, the above-mentioned Grodarum download DSP
The WDT circuit for monitoring the operation of circuits and DSP circuits has the following problems.
先ず、プログラムダウンロードDSP回路のプログラム
が高速RAM上にあるため、以下の点でEpROMを使
用した場合よりら信頼度が低いということが挙げられる
。すなわち、
■ プログラムタウンロード時にノイズ等によるDSP
誤動作の発生で、ダウンロード失敗が生じる可能性があ
る点、
■ DSP誤動作やプログラムバグにより、DSPプロ
グラム書込み破壊を生じる可能性がある点、
■ 外部システムのホストCPUの誤動作やプログラム
バグにより、DSPプログラム書込み破壊を生じる可能
性がある点、
である。First, since the program of the program download DSP circuit is located on the high-speed RAM, reliability is lower than when using the EpROM in the following respects. In other words, ■ DSP due to noise etc. when loading a program.
A download failure may occur due to a malfunction; ■ A DSP malfunction or program bug may cause DSP program write corruption; ■ A malfunction or program bug in the host CPU of an external system may cause a DSP program to fail. There is a possibility that write corruption may occur.
また、DSPの故障モードの中でもW D T’回路で
検出できない故障モードや問題点がある。すなわち、
■ 周期性のあるプログラム暴走で、かつ、WDTにリ
トリガが掛かつてしまう場合にはDSPの故障を検出不
可能である点、■ DSP動作に関係しないデータRA
Mの動作不良は検出不可能である点、
■ DSPに異常が発生した際にWDT回路で検出する
場合、WDT回路の動作時間分だけの検出遅れが必ず存
在する点、
等である。Further, among the failure modes of the DSP, there are failure modes and problems that cannot be detected by the WDT' circuit. That is, ■ DSP failure cannot be detected if there is a periodic program runaway and the WDT is retriggered; ■ Data RA not related to DSP operation
(1) When an abnormality occurs in the DSP and is detected by the WDT circuit, there is always a detection delay corresponding to the operating time of the WDT circuit.
そこで、本発明の目的は、プログラムダウンロードDS
P回路において・、DSP用プログラムRAMへのプロ
グラムのダウンロード時のリードライトチェックを行う
と共に完全なライトプロテクションを施して信頼度の向
上を図り、さらに、動作遅れなく故障検出が可能で、周
期性のあるプログラム暴走に対しても検出でき、ホスト
CPUとのデータ取合回路(バス、RAM、バッファ回
路を指す)までの動作確認が行えるWDT回路不要のプ
ログラムダウンロードDSP回路を提供するにある。Therefore, an object of the present invention is to
In the P circuit, a read/write check is performed when downloading a program to the DSP program RAM, and complete write protection is applied to improve reliability.Furthermore, failures can be detected without delay in operation, and periodicity can be prevented. To provide a program download DSP circuit that does not require a WDT circuit and can detect even a certain program runaway and can check the operation up to a data acquisition circuit (indicating a bus, RAM, and buffer circuit) with a host CPU.
本発明に係るプログラムダウンロード
DSP回路は、DSP用プログラムRAMに外部のポス
トCPUからプログラムをダウンロードして動作するプ
ログラムダウンロードDSP回路において、
外部のホストCPUからDSPリセッl〜をかけること
によりライトプロテクションを解除して前記DSP用プ
ログラムRAMを書込みイネーブル状態にしてからプロ
グラムを書込み、該書込みプログラムのリードバックチ
ェックを行った後に前記DSPリセットを解除するプロ
グラムダウンロード手段と、DSP用データR,AM上
に設けた監視レジス′りに対しDSPの割込み処理が終
了した時点でDSPは所定のセットコードを書込み、外
部のホストCPUから前記DSP用データRAMをアク
セスする際に前記監視レジスタから前記セットコードが
読出せることをチェックすると同時に外部のホストCP
Uから前記監視レジスタにリセットコードを書込み、リ
ードバックチェックして前記リセットコードの照合を行
うDSP回路の稼動監視手段とを備えた9=とを特徴と
する。The program download DSP circuit according to the present invention is a program download DSP circuit that operates by downloading a program from an external post CPU to a DSP program RAM, and cancels write protection by applying a DSP reset from an external host CPU. program download means for canceling the DSP reset after writing a program after setting the DSP program RAM to a write enable state and performing a readback check of the written program; and a program download means provided on the DSP data R and AM. The DSP writes a predetermined set code to the monitoring register when the DSP interrupt processing is completed, and the set code is readable from the monitoring register when the DSP data RAM is accessed from an external host CPU. At the same time as checking the external host CP
and DSP circuit operation monitoring means for writing a reset code from U to the monitoring register and performing a readback check to verify the reset code.
本発明に係るプログラムダウンロード
DSP回路によれば、プログラムダウンロード手段は、
DSP用プログラムRAMに対しホストCPUからDS
P用プログラムをダウンロードする際に、DSPリセッ
トでDSP用プログラムRA Mへの書込みをイネーブ
ル状態にしてライトプロテクションを解除した後に書込
み、この書込まれたプログラムのリードバックチェック
により書込みプログラムの確認を行ってからDSPリセ
ットを解除してライトプロテクションを再び行うように
動作するため、プログラムの確実なダウンロードおよび
保護が行える。According to the program download DSP circuit according to the present invention, the program download means:
DS from host CPU to DSP program RAM
When downloading a program for P, enable writing to the DSP program RAM with a DSP reset, release the write protection, and then check the written program by reading back the written program. After that, the DSP reset is canceled and write protection is performed again, so programs can be downloaded and protected reliably.
また、DSP回路の稼動監視手段は、
DSP用データRAM上番こ設けた監視レジスタに対し
割込み処理終了時に書込まれた所定のセットコードを、
ホストCPUがDSP用データRAMをアクセスする際
に読出せることをチェックすると共に、強制的に前記監
視レジスタにリセットコードを書込み、直ちにリードバ
ックチェックによりリセットコードの照合を行うよう動
作するため、DSP回路動作の故障およびホストCPU
とのデータ取合回路の動作不良を検出することができる
。In addition, the DSP circuit operation monitoring means sends a predetermined set code written at the end of interrupt processing to a monitoring register provided at the top of the DSP data RAM.
When the host CPU accesses the DSP data RAM, it checks whether it can read data, forcibly writes a reset code to the monitoring register, and immediately verifies the reset code by a readback check, so the DSP circuit Operation failure and host CPU
It is possible to detect malfunctions in the data acquisition circuit.
次に、本発明に係るプログラムダウンロードDSP回路
の実施例につき、添付図面を参照しながら以下詳細に説
明する。Next, an embodiment of the program download DSP circuit according to the present invention will be described in detail below with reference to the accompanying drawings.
第1図は、本発明の一実施例を示す高信頼度プログラム
ダウンロードDSP回路のブロック図である。第1図に
おいて、参照符号10はDSPを示し、DSPIOはデ
ータバスライン16を介してプログラムRAM12、デ
ータRAM14およびデータバスバッファ18と接続す
る。ホストCPU20はパスライン28を介してデータ
バスバッファ18、ROM22およびコントロールレジ
スタ24に接続すると共にホストCPU20のライト端
子Wとライトプロテクション用ANDゲート26の一方
の入力端子に接続する。コントロールレジスタ24のリ
セット信号出力端子は、ライン30を介してライトプロ
テクション用ANDゲート26の他方の入力端子に接続
すると共にDSPIOのリセット端子RSTに接続する
。なお、ライトグロテクション用ANDゲート26の一
方の入力端子には、図示しない幾つかの外部のライト出
力端子も接続されている。さらに、ライトプロテクショ
ン用ANDゲート26の出力端子は、ライン32を介し
てプログラムRAM12のライト端子WTに接続する。FIG. 1 is a block diagram of a highly reliable program download DSP circuit showing one embodiment of the present invention. In FIG. 1, reference numeral 10 indicates a DSP, and the DSPIO is connected to a program RAM 12, a data RAM 14, and a data bus buffer 18 via a data bus line 16. The host CPU 20 is connected to the data bus buffer 18, ROM 22, and control register 24 via a pass line 28, and is also connected to a write terminal W of the host CPU 20 and one input terminal of an AND gate 26 for write protection. The reset signal output terminal of the control register 24 is connected to the other input terminal of the write protection AND gate 26 via a line 30, and also to the reset terminal RST of the DSPIO. Note that several external write output terminals (not shown) are also connected to one input terminal of the AND gate 26 for light protection. Further, the output terminal of the write protection AND gate 26 is connected to the write terminal WT of the program RAM 12 via a line 32.
このような構成からなるプログラムダウンロードDSP
回路におけるプログラムのダウンロード動作につき、以
下説明する。Program download DSP with this configuration
The program download operation in the circuit will be explained below.
先ず、ホストCPU20は、パスライン28を介してコ
ントロールレジスタ24に対しDSPIOにリセットを
かけるよう指令を出し、これに基づいてコントロールレ
ジスタ24は、ライン30を介してリセット信号をDS
PIOのリセット端子RSTおよびライトグロテクショ
ン用ANDゲート26に出力する。DSPIOにリセッ
トがかかると同時にライトグロテクション用ANDゲー
ト26のゲートがこのリセット信号によって開きライト
ゲロチクシラン用ANDゲート26の一方の入力端子に
接続されているホストCPU20等からのライト信号が
プログラムRAM12のライト端子WTに入力される。First, the host CPU 20 issues a command to the control register 24 via the pass line 28 to reset the DSPIO, and based on this, the control register 24 sends a reset signal to the DSPI via the line 30.
It is output to the reset terminal RST of PIO and the AND gate 26 for write protection. At the same time that the DSPIO is reset, the gate of the AND gate 26 for write protection is opened by this reset signal, and the write signal from the host CPU 20 etc. connected to one input terminal of the AND gate 26 for write protection is programmed. It is input to the write terminal WT of the RAM 12.
すなわち、ライトプロテクションが解除されると共に、
DSPIOはリセットされているためデータバスバッフ
ァ16から確実に切離された状態となる。この状態で、
ホストCPtJ20はDSP用プログラムをROM22
から読出して、データバスバッファ18を介してプログ
ラムRAM12へDSP用プログラムをダウンロードす
る。ホストCPU20はダウンロードした後、直ちにプ
ログラムRAM1.2に書込みしなりSP用グロダラム
をリードバックチェックしてからコントロールレジスタ
24に対してリセット信号を解除するよう措令を出す、
このリセット信号解除により、ライトプロテクション用
ANDゲート26のゲートが閉じて、プログラムRAM
12への外部からの書込みを阻止するライトプロテクシ
ョンがかかる。同時にDSPIOのリセット信号も解除
されるため、DSPIOは遅滞なくDSPイニシャル処
理に入り、プログラムRAM12に格納されたDSP用
プログラムに従って、高速ディジタル信号処理を行う。In other words, the write protection is canceled and
Since the DSPIO has been reset, it is reliably disconnected from the data bus buffer 16. In this state,
The host CPtJ20 stores the DSP program in the ROM22.
The DSP program is read from the data bus buffer 18 and downloaded to the program RAM 12. After downloading, the host CPU 20 immediately writes the program to the program RAM 1.2, checks the readback of the SP grodaram, and issues an order to the control register 24 to release the reset signal.
By canceling this reset signal, the gate of the AND gate 26 for write protection is closed, and the program RAM
Write protection is applied to prevent external writing to 12. At the same time, the DSPIO reset signal is also released, so the DSPIO enters DSP initial processing without delay and performs high-speed digital signal processing according to the DSP program stored in the program RAM 12.
次に本実施例におけるDSP回路の動作監視について、
第2図および第3図を用いて説明する。第2図および第
3図は監視方法の概略を示す説明図である。Next, regarding the operation monitoring of the DSP circuit in this embodiment,
This will be explained using FIGS. 2 and 3. FIGS. 2 and 3 are explanatory diagrams showing an outline of the monitoring method.
先ず、DSPIOは、毎回割込み処理終了後に、DSP
用データRAM14上の監視用レジスタであるチェック
フラッグレジスタ34に所定のセットコードを書込む(
第2図(a)#照)。First, after each interrupt processing, the DSPIO
Write a predetermined set code to the check flag register 34, which is a monitoring register on the data RAM 14 (
Figure 2(a) #see).
次に、ホストCPU20がDSPデータ転送のなめにデ
ータRAM14をアクセスした際に、データ転送と同時
に以下の■〜■の処理を行う。Next, when the host CPU 20 accesses the data RAM 14 for DSP data transfer, the following processes 1 to 2 are performed simultaneously with the data transfer.
■ ホストCPU20はデータRAM14上のチェック
フラッグレジスタ34を読出して、セットコードが入っ
ているかチェックする(第3図(b)参照)。(2) The host CPU 20 reads the check flag register 34 on the data RAM 14 and checks whether a set code is contained (see FIG. 3(b)).
■ ホストCPU20からデータRAM14上のチエ・
yクツラッグレジスタ34に対して、強制的にリセット
コードを書込む(第3図(C)#照)。■ From the host CPU 20 to the data RAM 14
A reset code is forcibly written into the y cutlug register 34 (see # in FIG. 3(C)).
■ ホストCPU20は、直ちに再度チェックフラッグ
レジスタ34を読出して、上記リセ・yトコードが書込
まれているかを照合する(第3図(d)参照)。(2) The host CPU 20 immediately reads the check flag register 34 again and verifies whether the reset code has been written (see FIG. 3(d)).
上記の処理で、異常があれば、DSPIOの故障あるい
はホストCPU20とのデータ取合回路までのいずれか
の異常であると判定することができる。In the above processing, if there is an abnormality, it can be determined that it is either a failure of the DSPIO or an abnormality in the data exchange circuit with the host CPU 20.
前述した実施例から明らかなように、本発明によれば、
DSP用プログラムRAMへ外部システムのホストCP
Uからプログラムをダウンロードする際に、DSPにリ
セットをかけると同時にDSP用プログラムRAMに対
するライトプロテクションを解除して書込み、書込まれ
たプログラムは直ちにリードバックチェックを行い書込
みプログラムの確認をしてからDSPリセットを解除す
ると共に再びDSP用プログラムRAMに対するライト
プロテクションがかかるよう構成することにより、プロ
グラムの確実なダウンロードとその保護を行うことがで
き、プログラムダウンロードDSP回路の信頼度向上を
図ることができる。As is clear from the embodiments described above, according to the present invention,
External system host CP to DSP program RAM
When downloading a program from U, the write protection for the DSP program RAM is canceled at the same time as the DSP is reset, and the written program is immediately read back checked and the written program is confirmed before being transferred to the DSP. By configuring the DSP program RAM to be write-protected again when the reset is released, the program can be downloaded reliably and protected, and the reliability of the program download DSP circuit can be improved.
また、DSP用データRAM上に設けた監視レジスタに
対するDSPおよびホストCPUとのリードライトチェ
ックを行うよう構成したことにより、従来のWDT回路
によるDSPの稼動監視を省略でき、検出遅れ無く直ち
にエラー検出ができると共にデータRAM動作不良や周
期性のあるプログラム暴走に対しても検出が可能となり
、信頼度向上に寄与する効果は大きい。In addition, by configuring the system to perform read/write checks between the DSP and the host CPU on the monitoring register provided on the DSP data RAM, the conventional WDT circuit can omit the DSP operation monitoring, and errors can be detected immediately without any detection delay. In addition, it becomes possible to detect data RAM malfunctions and periodic program runaways, which greatly contributes to improving reliability.
以上、本発明の好適な実施例について説明したが、本発
明は前記実施例に限定されることなく、本発明の精神を
逸脱しない範囲内において種々の設計変更をなし得るこ
とは勿論である。Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and it goes without saying that various design changes can be made without departing from the spirit of the present invention.
第1図は本発明に係るプログラムダウンロードDSP回
路の一実施例を示すブロック図、第2図は本発明に係る
監視方法の概略を示し割込み処理終了後のDSPからデ
ータRAM上の監視レジスタへのセットコード書込みを
示す説明図、第3図は本発明に係る監視方法の概略を示
しデータRAM上の監視レジスタとホストCPUとの信
号授受を示す説明図である。
10・・・D S P 12・・・プログラ
ムRAM14・・・データRAM 16・・・デー
タバスライン18・・・データバスバッファ
20・・・ホストCPU 22・・・ROM24・
・・コントロールレジスタFIG. 1 is a block diagram showing an embodiment of a program download DSP circuit according to the present invention, and FIG. 2 shows an outline of a monitoring method according to the present invention. FIG. 3 is an explanatory diagram showing set code writing, and FIG. 3 is an explanatory diagram showing an outline of the monitoring method according to the present invention and showing signal exchange between the monitoring register on the data RAM and the host CPU. 10...D S P 12...Program RAM14...Data RAM 16...Data bus line 18...Data bus buffer 20...Host CPU 22...ROM24...
・Control register
Claims (1)
からプログラムをダウンロードして動作するプログラム
ダウンロードDSP回路において、 外部のホストCPUからDSPリセットをかけることに
よりライトプロテクションを解除して前記DSP用プロ
グラムRAMを書込みイネーブル状態にしてからプログ
ラムを書込み、該書込みプログラムのリードバックチェ
ックを行った後に前記DSPリセットを解除するプログ
ラムダウンロード手段と、 DSP用データRAM上に設けた監視レジスタに対しD
SPの割込み処理が終了した時点でDSPは所定のセッ
トコードを書込み、外部のホストCPUから前記DSP
用データRAMをアクセスする際に前記監視レジスタか
ら前記セットコードが読出せることをチェックすると同
時に外部のホストCPUから前記監視レジスタにリセッ
トコードを書込み、リードバックチェックして前記リセ
ットコードの照合を行うDSP回路の稼動監視手段とを
備えたことを特徴とするプログラムダウンロードDSP
回路。(1) External host CPU in DSP program RAM
In a program download DSP circuit that operates by downloading a program from an external host CPU, write protection is released by applying a DSP reset from an external host CPU, the DSP program RAM is set to a write enable state, and then a program is written. a program download means for canceling the DSP reset after performing a readback check;
When the SP interrupt processing is completed, the DSP writes a predetermined set code, and the external host CPU
A DSP that checks that the set code can be read from the monitoring register when accessing the data RAM for use, writes a reset code from an external host CPU to the monitoring register, performs a readback check, and verifies the reset code. A program download DSP characterized by being equipped with circuit operation monitoring means.
circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3375289A JPH02213968A (en) | 1989-02-15 | 1989-02-15 | Program down-loading dsp circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3375289A JPH02213968A (en) | 1989-02-15 | 1989-02-15 | Program down-loading dsp circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02213968A true JPH02213968A (en) | 1990-08-27 |
Family
ID=12395159
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3375289A Pending JPH02213968A (en) | 1989-02-15 | 1989-02-15 | Program down-loading dsp circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02213968A (en) |
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-
1989
- 1989-02-15 JP JP3375289A patent/JPH02213968A/en active Pending
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