JPH0221353A

JPH0221353A - マルチプロセッサシステム

Info

Publication number: JPH0221353A
Application number: JP8018489A
Authority: JP
Inventors: Takafumi Saito; 孝文斉藤; Takaharu Ito; 隆治伊藤; Kiyoshi Ono; 潔大野
Original assignee: Toshiba Corp; Nippon Telegraph and Telephone Corp
Current assignee: Toshiba Corp; Nippon Telegraph and Telephone Corp
Priority date: 1988-04-04
Filing date: 1989-03-30
Publication date: 1990-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、複数のプロセッサをメモリ結合してなるマ
ルチプロセッサシステムに関わり、特に複数のプロセッ
サ間でのシステム再確立及び障害プロセッサの分離に関
する。

（従来の技術）複数のプロセッサをメモリ結合してなるマルチプロセッ
サシステムで（１■成される電子交換機では、システム
の起動時や障害に対する再開処理時において、プロセッ
サ間通信路の確立や複数プロセッサによる共通参照情報
の書込み等のために、所定のプロセッサが前記メモリを
排他的にアクセスしなければならないことがある。

第９図はメモリアクセスの排他制御機能を備えた従来の
システム構成を示す図である。複数のプロセッサ（ＣＰ
Ｕ）１，２．３は、共通バス６を介してメモリ（ＭＥＭ
）４にアクセス可能な構成となっている。フラグレジス
タ５は共通ノくス６に接続されており、ＣＰＵＩ、２．
３から書込み読出し可能になっている。このフラグレジ
スタ５は、ＭＥＭ４が現在排他的にアクセス中か否かを
表示するためのものであり、値″１＃は、いずれかのＣ
ＰＵＩ、２．３が排他的にアクセス中であることを示し
、値″０″はどのＣＰＵＩ、２．３も排他的にアクセス
中でないことを意味する。

排他的にＭＥＭ４をアクセスしようとするＣＰＵは、ま
ずフラグレジスタ５を読出し、値が１“であれば０“に
なるまで待つ。フラグレジスタの値が０ｍになると、該
ＣＰＵは該フラグレジスタらに“１“を書込み、ＭＥＭ
４への排他アクセスを開始する。また、ＣＰＵが非排他
的にＭＥＭ４にアクセスする時は、まずフラグレジスタ
５を読出し、値が“１”であれば、“０”になるまで待
つ。フラグレジスタ５が°０″になると、該ＣＰＵはＭ
ＥＭへのアクセスを開始する。

このような従来の方式では、障害となったＣＰＵの切離
しが行なえないという問題点や障害となったＣＰＵの暴
走により、正常なＣＰＵ間の通信路が破壊される場合が
あるという間ｍ点があった。

即ち、正常システム構成を確立する処理を以下に示すと
、手順■　ＣＰＵＩがフラグレジスタ５に“１″を書込み
、他のＣＰＵ２，３からＭＥＭ４へのアクセスを禁止す
る。

手順■　ＣＰＵ１がＭ　Ｅ　Ｍ　４ヒに各ＣＰＵ間の通
信路の１月期化を行なう。

手順■　ＣＰＵＩがフラグレジスタ５に０゛を書込む。

手順■　ＣＰＵＩがＣＰＵ２への動作問合わせ信号をＭ
ＥＭ４に書込む。

手順■　ＣＰＵ２がＭＥＭ４から上記動作問合わせ信号
を読出し、その応答信号をＭＥＭ４に書込む。

手順■　ＣＰＵＩがＭＥＭ４からＣＰＵ２が送出した前
記応答信号を読出し、ＣＰＵ２の正常動作を判断する。

手順■　ＣＰＵＩがＣＰＵ３への動作問合わせ信号をＭ
ＥＭ４に書込む。

手順■　ＣＰＵ３がＭＥＭ４から上記動作問合わせ信号
を読出し、その応答信号をＭＥＭ４に書込む。

手順■　ＣＰＵＩがＭＥＭ４からＣＰＵ３が送出した前
記応答信号を読出し、ＣＰＵ３の正常動作を判断する。

となるが、ＣＰＵ３が障害により暴走し、ＭＥＭ４へ違
法な書込みを行なうときには、（１）　　手順■でＣＰＵＩがＭＥＭ４上に作成したＣ
ＰＵ間通信路をＣＰＵ３が破壊することにより、−切の
ＣＰＵ間通信が不可能となる場合、（２）手順■でＣＰ
ＵＩがＣＰＵ２宛てにＭＥＭ４上に書込んだ信号をＣＰ
Ｕ３が破壊する場合、（３）手順■でＣＰＵ２がＣＰＵ
Ｉ宛てにＭＥＭ４上に書込んだ信号をＣＰＵ３が破壊す
る場合、（４）　　手順■、■でＣＰＵ３がＣＰＵＩ宛
てに違法な信号を送出する場合、があり、ＣＰＵＩはＣＰＵ２が正常動作しているにも拘
らず、ＣＰＵＩの正常動作が確認できないためＣＰＵ２
を正常システム構成から切落としたり、或はＣＰＵＩが
違法な信号を受信することにより、ＣＰＵＩの正常動作
が妨げられるという問題があった。

（発明が解決しようとする課題）このように、従来のメモリアクセス排他制御機能を有す
るマルチプロセッサシステムでは、各プロセッサのメモ
リアクセスの際のフラグ参照がメモリアクセス時間の増
加につながるという問題や、障害となったＣＰＵを切離
せないという問題、更には障害により暴走したＣＰＵの
影響で正常なＣＰＵ間の通信が行なえない場合があると
いう問題点があった。特に障害再開処理では正常なＣＰ
Ｕよりなる正常システムを確立し、障害のあるＣＰＵが
正常システムへ悪影響を及ぼさないようにシステムから
切離すという必要条件が満たされなかった。

本発明はかかる従来の問題点を解決すべくなされたもの
で、確実な排他制御が行なえ、かつ障害のあるＣＰＵが
正常システムに影響を及ぼすことかないマルチプロセッ
サシステムを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、複数のプロセッサをメモリ結合してなるシス
テムにおいて、所定のプロセッサが前記メモリを排他的
にアクセスする際に、前記所定のプロセッサから他のプ
ロセッサに対し前記アクセスの期間中、連続して割込み
要求を送出する手段と、この手段から前記割込み要求が
送出されている期間中、前記能のプロセッサが前記メモ
リをアクセスするのを禁止する手段とを具備したことを
特徴としている。

（作用）この発明によれば、所定のプロセッサがメモリを排他的
にアクセスしようとする時には、他のプロセッサに対し
て割込み要求を連続的に送出する。従って、他のプロセ
ッサは、この割込み要求によって直ちにメモリの排他的
アクセスが行われていることを知り、上記メモリへのア
クセスを差し控えることができる。

このように、本発明によれば、従来方式のようなフラグ
参照とフラグ書込みとの間の時間的なずれが存在せず、
他のプロセッサはメモリの排他的アクセスが行われてい
るかどうかを割込み要求によって直ちに知ることができ
るので、所定のプロセッサの排他的なメモリアクセスを
確実に確保でき、しかも各プロセッサはメモリアクセス
のたびにフラグ参照を行なう必要がないため、メモリア
クセス時間も短縮できる。

また、本発明によれば、障害のあるプロセッサに対し、
連続的に割込み要求を送出することにより、障害のある
プロセッサの切離しを確実に行なうことができ、システ
ムの信頼性向上が図れる。

（実施例）第１図に本発明の一実施例を示す。この実施例のシステ
ムは、複数のＣＰＵＩＩ、１２と、メモリ１３とを共通
バス１４を介して接続するとともに、ＣＰＵＩＩからＣ
ＰＵ１２に対して割込み要求線１５を接続して構成され
ている〇ＣＰＵＩ　１とＣＰＵＩ　２とは各々独立に処
理を行ないながら、ＣＰＵ１１がメモリ１３に書いたメ
ツセージをＣＰＵ１２がメモリ１３から読出したり、Ｃ
ＰＵ１２がメモリ１３に書いたメツセージをＣＰＵＩＩ
がメモリ１３から読出すことにより、ＣＰＵＩ　１と１
２の間でプロセッサ間通信を行なうものとなっている。

また、ＣＰＵＩＩがメモリ１３上に書いた情報をＣＰＵ
Ｉ　１とＣＰＵ１２とが共通に参照する。

このようなシステムでは、システムの起動時、或はＣＰ
ＵＩＩ、１２のいずれかが暴走した時、メモリ１３の内
容は不定である。このため、メモリ１３上のＣＰＵＩ　
１とＣＰＵ１２との通信路の確立と、ＣＰＵＩＩ、１２
の共通参照情報の書込みを行なわなければならない。こ
のような通信路の確立処理と共通参照データの書込み処
理は、例えばＣＰＵＩ　１からメモリ１３への排他的な
アクセスによって行われる。この間、ＣＰＵ１２からメ
モリ１３へのアクセスは禁止されなければならない。

そこでＣＰＵＩ　１は、第２図に示すように、まず割込
み要求線１５をイネーブルに設定して、ＣＰＵ１２へ割
込みをかける（Ｓｌ）。次にＣＰＵ１１は、メモリ１３
をアクセスして通信路の確立と共通参照データの書込み
とを行なう（Ｓ２）。

最後にＣＰＵ１２への割込み要求線１５をディスエーブ
ル状態にして（Ｓ３）、処理を終了する。

これに対し、ＣＰＵ１２は、第３図に示すように、先ず
割込み要求線１５がイネーブルになって割込み要求があ
ったことを知ると（Ｓ４）　、割込み処理を実行する（
Ｓ５）。この割込み処理は、少なくともメモリ１３への
アクセスの伴わない処理であればどのような処理でも良
い。もし、割込み要求時にＣＰＵ１２がメモリ１３に対
してアクセスしている最中であれば、そのアクセスは直
ちに中止されて割込み処理に入る。そして、割込み要求
ｌ１１５を監視し、割込み要求線１５がディスエーブル
状態になったら、割込み処理を終了する（Ｓ４）。

これにより、ＣＰＵＩＩのメモリ１３に対する排他的ア
クセスは確実に保障される。そして、この場合には、Ｃ
ＰＵＩＩ、１２は、前記通信路の確立と共通データ書込
み時以外は、任意の時点でメモリ１３をアクセスでき、
しかもアクセスのたびにメモリ１３が排他的に使用され
ているかを調べるといった前処理は不要である。

ところで、ＣＰＵ１２が連続的にメモリ１３の共通デー
タを読み出している間にＣＰＵＩ　１が第２図に示した
フローによって共通データを変更した場合には、ＣＰＵ
１２が読み出した共通データの内容に矛盾が生じること
がある。そこで、第４図に示すような処理を行なうこと
が望ましい。

即ち、ＣＰＵＩ　１は、メモリ１３に対して排他的なア
クセスを行なうためにＣＰＵ１２に対して割込み要求を
送出しく５ｌｌ）、メモリ１３を排他的にアクセスした
のち（Ｓ１２）　、ＣＰＵ１２に対してメモリ１３の内
容を変更したことを知らせるメツセージを送出する（Ｓ
　１３）。そして、ＣＰＵ１２への割込み要求を解除す
る（Ｓ１４）。

一方、ＣＰＵ１２は、第５図に示すように、割込み要求
を受信すると（Ｓ　１５）　、割込み処理を開始しく５
１６）、割込み要求が消えたら、ＣＰＵ１ｌからのメモ
リ変更を知らせるメツセージを受信する（Ｓ　１７）。

このメツセージを受取ると、ＣＰＵ１２はメモリ１３の
内容変更によって矛盾を生じたプロセスを復旧しく５１
８）、他の処理に移る。

このような処理を行なえば、ＣＰＵ１２のプロセスに矛
盾が生じるのを防止できる。

なお、以上の実施例では、各ＣＰＵＩＩ、１２が共通バ
ス１４を介してメモリ１３をアクセスしたが、本発明は
、このようなシステム構成に限定されるものではない。

例えば第６図に示すように、ＣＰＵ２１，２２をローカ
ルバス２３，２４を介してデュアルポートメモリ２５に
結合したシステムにおいても、ＣＰＵ２１からＣＰＵ２
２にかけて割込み要求線２６を接続し、ＣＰＵ２２に割
込み期間中にメモリアクセスを禁止する手段を設けてお
くことにより、本発明の効果は奏される。

また、以上の各実施例では、ＣＰＵが２つの例を示した
が、例えば第７図に示すように、現数の端末３１を接続
した現数の交換機制御プロセッサとしてのＬＰＵ３つ　
、３２　、・・・、３２　を、’−１２ｎ交換機制御プロセッサとしてのＭＣＰＵ３３の配下に設
け、これらを共通バス３４を介してメモリ３５に結合し
たシステムにおいては、ＭＣＰＵ３３から各ＬＰＵ３２
、〜３２ｎに割込み要求線３６□〜３６．をそれぞれ接
続し、各ＬＰＵ３２１〜３２ｏに割込み要求時のメモリ
アクセス禁止機能を持たせるようにすれば良い。

このシステムで障害のあるプロセッサの切離しを行なう
例を第８図のフローチャートに基づいて説明する。

先ず、ＭＣＰＵ３３は、割込み要求線３６□〜３６　を
介してＬＰＵ３２□〜３２．に割込み要求を設定し、Ｌ
ＰＵ３２１〜ＬＰＵ３２□のメモリアクセスを禁止する
（Ｓ２１）。次にＭ　ＣＰ　Ｕ３３がＭＥＭ３５上に、
ＭＣＰＵ３３、ＬＰＵ３２、〜３２ｎ間の通信路の初期
化を行なう（Ｓ２２）。初期化が終了したら、続いて以
下の操作を全テノＬ　Ｐ　Ｕ　３２　ｔ　　（ｔ　−１
〜ｎ　）について繰返す（Ｓ２３．Ｓ３１，５３２）。

まず、ＭＣＰＵ３３がＬＰＵ３２．への割込み要求だけ
を解除し、ＭＣＰＵ３３〜ＬＰＵ３２゜間のみの通信を
可能にする（Ｓ２４）。この状態でＭＣＰＵ３３はＭＥ
Ｍ３５上にＬＰＵ３２．の動作問合わせ信号を書込み（
Ｓ２５）　、ＬＰＵ３つ　からの応答を待つ。ＬＰＵ３
２．がＭＥＭ″″　１３５からその動作問合わせ信号を読出し、これに応答し
て信号をＭＥＭ３５に書込むと（Ｓ２６）、ＭＣＰＵ３
３はＭＥＭ３５からＬＰＵ３２．が送出した応答信号を
読出し、ＬＰＵ３２．の正常動作を判断する（Ｓ２７）
。もし、ＬＰＵ３２．が正常でないと判定されたのであ
れば（Ｓ２８）、ＬＰＵ３２．に障害があることを登録
する（Ｓ２９）。続いて、ＬＰＵ３２．に再び割込み要
求を設定する（Ｓ３０）。

以上の操作を全てのＬＰＵ３２について繰返し、最終的
に求められた障害のあるＬＰＵ３２については、割込み
要求を固定したままにしておき、（８３３）、その他の
ＬＰＵ３２の割込み要求は解除する。これにより、割込
み要求の固定されたＬＰＵ３２が実質的に通信路から切
離されることになる。

［発明の効果１以上のように、本発明によれば、所定のプロセッサがメ
モリを排他的にアクセスする際に、当該プロセッサから
他のプロセッサに対し割込み要求が送出され、他のプロ
セッサはこの割込み要求がなくなるまでメモリに対する
アクセスを行なわないので、上記所定のプロセッサの排
他的なメモリアクセスを確実に保障でき、しかも各プロ
セッサのメモリアクセス時におけるフラグ参照が必要な
くなるので、高速アクセスが可能になるという効果を奏
する。

また、本発明によれば、障害のあるプロセッサの切離し
を割込み要求の固定によって確実に行なうことができ、
障害プロセッサが正常システムに影響を及ぼすことのな
い信頼性の高いマルチプロセッサシステムを提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るマルチプロセッサシス
テムの構成を示すブロック図、第２図は同システムにお
ける割込み要求を送出するプロセッサの動作フローを示
す流れ図、第３図は同システムにおける割込み要求を受
信するプロセッサの動作フローを示す流れ図、第４図は
同システムにおける割込み要求を送出するプロセッサの
他の動作フローを示す流れ図、第５図は同システムにお
ける割込み要求を受信するプロセッサの他の動作フロー
を示す流れ図、第６図及び第７図は本発明の他の実施例
をそれぞれ示すブロック図、第８図は第７図のシステム
で障害のあるプロセッサを切離す場合の手順を示す流れ
図、１９図は従来のマルチプロセッサシステムの構成を
示すブロック図である。１．２，１１．１２，２１．２２・・・ＣＰＵ。３．１４．３４・・・共通バス、４，１３．３５・・・
メそり、５・・・フラグレジスタ、１５．２６，３６１
〜３６　・・・割込み要求線、２３．２４・・・ローカ
ルバス、２５・・・デュアルポートメモリ、３１・・・
端末、３２□〜３２ｎ−・・ＬＰＵ、３３・・・ＭＣＰ
Ｕ０出願人代理人　弁理士　鈴江武彦第図第図第４図第図

Claims

【特許請求の範囲】

（１）複数のプロセッサと、これらプロセッサから共通
にアクセスされるメモリとを備えたマルチプロセッサシ
ステムにおいて、所定のプロセッサが前記メモリを排他
的にアクセスする際に、前記所定のプロセッサから他の
プロセッサに対し前記アクセスの期間中、連続して割込
み要求を送出する手段と、この手段から前記割込み要求
が送出されている期間中、前記他のプロセッサが前記メ
モリをアクセスするのを禁止する手段とを具備したこと
を特徴とするマルチプロセッサシステム。
（２）前記所定のプロセッサは、前記メモリに対し通信
路の確立のための情報及び共通参照信号を書込む交換機
制御プロセッサであり、前記他のプロセッサは、上記所
定のプロセッサの下で管理される複数の交換機制御プロ
セッサであることを特徴とする請求項１記載のマルチプ
ロセッサシステム。
（３）前記メモリは、ＦＩＦＯ（Ｆｉｒｓｔｉｎｆｉｒ
ｓｔｏｕｔ）メモリであることを特徴とする請求項１記
載のマルチプロセッサシステム。
（４）前記メモリは、共通バスを介して前記複数のプロ
セッサからアクセスされるものであることを特徴とする
請求項１記載のマルチプロセッサシステム。
（５）前記メモリは、デュアルポートメモリであること
を特徴とする請求項１記載のマルチプロセッサシステム
。
（６）前記所定のプロセッサは、前記メモリの内容を書
替えた時には、前記他のプロセッサに対し、メモリの内
容が変更されたことを示すメッセージを送出し、前記他
のプロセッサは前記割込み要求の送出が終了したら前記
メモリの内容変更により矛盾を生じたプロセスを復旧さ
せるものである請求項１記載のマルチプロセッサシステ
ム。
（７）前記アクセスするのを禁止する手段は、前記他の
プロセッサに前記メモリへのアクセス以外の割込み処理
を実行させる手段であることを特徴とする請求項１項記
載のマルチプロセッサシステム。