JPH0221306A - Programmable controller - Google Patents
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- JPH0221306A JPH0221306A JP17221788A JP17221788A JPH0221306A JP H0221306 A JPH0221306 A JP H0221306A JP 17221788 A JP17221788 A JP 17221788A JP 17221788 A JP17221788 A JP 17221788A JP H0221306 A JPH0221306 A JP H0221306A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はプログラマブルコントローラに関し、特にプ
ログラマブルコントローラを構成する制御ユニット内の
データメモリをデュアルポートメモリで構成したプログ
ラマブルコントローラに関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a programmable controller, and more particularly to a programmable controller in which a data memory in a control unit constituting the programmable controller is configured with a dual port memory.
(従来の技術)
第3図は従来のプログラマブルコントローラの全体外形
図であり、図において、(1) は各ユニットを装着す
るベースユニット、(2)は電源ユニット、、 (3)
はシーケンサCPuユニット、(4)は入カニニット、
(5)は出カニニット、(6)は特殊機能ユニットであ
り、この特殊機能ユニットを種類別すると位置決めユニ
ット、アナログ入カニニット、アナログ出カニニット、
カウンタユニット、或いはデイスプレィユニット等に種
類別され、必要に応じてユニットを入れ換える。尚、シ
ーケンサCPuユニット(1) と特殊機能ユニット(
6) はベースユニット(1) を介して結合されてい
るため、シーケンサCPuユニット(3)は特殊機能ユ
ニット(6)に内蔵されたメモリ(RAM)をアクセス
することができる。(Prior Art) Figure 3 is an overall outline drawing of a conventional programmable controller. In the figure, (1) is a base unit to which each unit is attached, (2) is a power supply unit, (3)
is the sequencer CPU unit, (4) is the input crab unit,
(5) is an output crab unit, and (6) is a special function unit.The special function units can be categorized into positioning units, analog input crab units, analog output crab units,
The units are classified into counter units, display units, etc., and the units are replaced as necessary. In addition, the sequencer CPU unit (1) and special function unit (
6) are coupled via the base unit (1), so the sequencer CPU unit (3) can access the memory (RAM) built in the special function unit (6).
第4図は上記特殊機能ユニット(6)の内部構成と、シ
ーケンサCPuユニット(3)との結合関係を示した図
である。特殊機能ユニット(6) はマイクロプロセッ
サ(61)、RAM(62)、このRAM(62)のア
クセス信号を選択するセレクタ(63)、マイクロプロ
セッサ(61)よりセレクタ(63)を介してRAM
(62)へアクセス信号を送出するバス(64)、シー
ケンサCPUユニット(3)よりセレクタ(63)を介
してRAM(62)へアクセス信号を送出するバス(3
1)より構成されている。FIG. 4 is a diagram showing the internal configuration of the special function unit (6) and the connection relationship between the special function unit (6) and the sequencer CPU unit (3). The special function unit (6) includes a microprocessor (61), a RAM (62), a selector (63) that selects an access signal for this RAM (62), and a RAM (63) from the microprocessor (61) via the selector (63).
A bus (64) that sends an access signal to the RAM (62), a bus (64) that sends an access signal from the sequencer CPU unit (3) to the RAM (62) via the selector (63)
1).
次に上記構成にもとづいて従来のプログラマブルコント
ローラの動作について説明する。Next, the operation of the conventional programmable controller will be explained based on the above configuration.
シーケンサCPuユニット(3)が特殊機能ユニット(
6)内のRAM (62)のデータ書込み/読出しくア
クセス)を行なう時、特殊機能ユニット(6)内のマイ
クロプロセッサ(61)が既にバス(64)を介してR
AM (62)のアクセスしている最中であると、シー
ケンサCPt1ユニツト(3)はRAM (62)のア
クセスを待機させられる。そして特殊機能ユニット(6
)のマイクロプロセッサ(61)がRAM (62)の
アクセスを完了すると、マイクロプロセッサ(61)は
セレクタ(63)を切り換え、シーケンサCPUユニッ
ト(3)からのバス(31)とRAM (62)のバス
(65)とを接続し、シーケンサCPUユニット(3)
から特殊機能ユニット(6)内のRAM (62)をア
クセス可能にする。The sequencer CPU unit (3) is a special function unit (
6), the microprocessor (61) in the special function unit (6) has already accessed the RAM (62) via the bus (64).
While the AM (62) is being accessed, the sequencer CPt1 unit (3) is made to wait for the RAM (62) to be accessed. and special function unit (6
) completes accessing the RAM (62), the microprocessor (61) switches the selector (63) so that the bus (31) from the sequencer CPU unit (3) and the bus of the RAM (62) (65) and connect it to the sequencer CPU unit (3).
The RAM (62) in the special function unit (6) can be accessed from.
従来のプログラマブルコントローラは、特殊機能ユニッ
トのマイクロプロセッサがRAMアクセスの主導権を持
っているため、シーケンサCPUユニットが特殊機能ユ
ニットのRAMをアクセスする際、特殊機能ユニットの
マイクロプロセッサがRAMをアクセス中であるとシー
ケンサCPUユニットはRAMのアクセスを待機させら
れ、アクセスを開始するまでに時間が要する問題点があ
った。In conventional programmable controllers, the microprocessor of the special function unit has the initiative in accessing the RAM, so when the sequencer CPU unit accesses the RAM of the special function unit, the microprocessor of the special function unit is accessing the RAM. In this case, the sequencer CPU unit is forced to wait for accessing the RAM, and there is a problem in that it takes time to start accessing.
この発明は上記のような問題点を解消するためになされ
たもので、シーケンサCPUユニットが待機時間を無く
して特殊機能ユニットのRAMをアクセスすることがで
きるプログラマブルコントローラを得ることを目的とす
る。The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a programmable controller that allows a sequencer CPU unit to access the RAM of a special function unit without waiting time.
この発明に係るプログラマブルコントローラは、共通バ
スラインを有するベースユニットに複数の制御ユニット
を装着し、共通バスラインを介してデータ授受がなされ
る制御ユニットの一方にデュアルポートメモリを内蔵し
、各制御ユニットに内蔵されたマイクロプロセッサによ
って同時にデュアルポートメモリをアクセスし得るよう
にしたものである。A programmable controller according to the present invention includes a plurality of control units mounted on a base unit having a common bus line, a dual port memory built in one of the control units that exchanges data via the common bus line, and each control unit The dual-port memory can be accessed simultaneously by the built-in microprocessor.
(作用)
この発明によれば、デュアルポートメモリは2つのプロ
セッサからアクセスを同時に受けることができるため、
各マイクロプロセッサは待機時間をなしに同時にデュア
ルポートメモリをアクセスすることができる。(Operation) According to the present invention, since the dual port memory can receive access from two processors simultaneously,
Each microprocessor can access dual-port memory simultaneously with no wait time.
以下、この発明の一実施例を図について説明する。第1
図は本実施例における特殊機能ユニット(6a)とシー
ケンサCPUユニット(3)の接続関係を示した図であ
る。図において、(3)はシーケンサCPUユニット、
(31)はバスライン、(6a)は特殊機能ユニット、
(61a)はマイクロプロセッサ、(82a)はデュア
ルポートRAM 、 (65a) はバスラインであ
る。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure shows the connection relationship between the special function unit (6a) and the sequencer CPU unit (3) in this embodiment. In the figure, (3) is a sequencer CPU unit;
(31) is a bus line, (6a) is a special function unit,
(61a) is a microprocessor, (82a) is a dual port RAM, and (65a) is a bus line.
第2図は第1図に示す各バス(31)、(65a)の構
成を詳細に示した図である。図において、(31^)は
シーケンサCPuユニット(3)よりデュアルポートR
AM (62a)の特定アドレスをアクセスする際、ア
ドレスを指定する信号を出力するアドレスバス、(31
0)は指定されたアドレスに書き込むデータ、又は読み
出したデータをのせるデータバス、(31G)は制御バ
スであり、メモリを選択するチップセレクト信号線、デ
ータ読み出しを指令するリード信号線、及びデータ書き
込みを指令するライト信号線より構成されている。(6
5^)はマイクロプロセッサ(61a)側のアドレスバ
ス、(65D)は同じくデータバス、(65C)は同じ
く制御バスである。尚、本実施例のプログラマブルコン
トローラにおいては、特殊機能ユニット(6a)内のマ
イクロプロセッサ(81a)のメモリアクセスタイムは
、シーケンサCPUユニット(3)のメモリアクセスタ
イムより高速であるため、特殊機能ユニット(6a)と
シーケンサCPUユニット(3)の双方が同時に、デュ
アルポートRAM (62a)の同一アドレスにデータ
を書き込もうとしても、アクセスタイムの時間差により
、デュアルポートRAM (62a)内でデータの競合
が発生しない。FIG. 2 is a diagram showing in detail the configuration of each bus (31) and (65a) shown in FIG. 1. In the figure, (31^) is the dual port R from the sequencer CPU unit (3).
an address bus (31) that outputs a signal specifying an address when accessing a specific address of AM (62a);
0) is a data bus that carries data to be written or read at a specified address, and (31G) is a control bus that includes a chip select signal line that selects the memory, a read signal line that commands data reading, and a data bus. It consists of a write signal line that commands writing. (6
5^) is an address bus on the microprocessor (61a) side, (65D) is a data bus, and (65C) is a control bus. In the programmable controller of this embodiment, the memory access time of the microprocessor (81a) in the special function unit (6a) is faster than the memory access time of the sequencer CPU unit (3). Even if both 6a) and the sequencer CPU unit (3) try to write data to the same address in the dual port RAM (62a) at the same time, a data conflict will occur in the dual port RAM (62a) due to the difference in access time. do not.
次に動作について説明する。マイクロプロセッサ(61
a)からデュアルポートRAM (62a)のあるアド
レスにデータを書き込むために、マイクロプロセッサ(
81a)はまずアドレスバス(65^)を用いてデータ
を書き込みたいアドレスのアドレス信号をデュアルポー
トRAM (62a)へ送ると共に、チップセレクト信
号線により、チップセレクト信号をデュアルポートRA
M (62a)に出し、アドレスを確定させ、次にマイ
クロプロセッサ(61a)はデータバス(65D)を用
いて書き込みデータをデュアルポートRAM (62a
)へ出し、ライト信号線によりライト信号を出すことに
より、デュアルポートRAM(62A)の任意のアドレ
スにデータを書き込むことができる。又、マイクロプロ
セッサ(ata)からデュアルポートRAM (62a
)のあるアドレスのデータを読み出す場合、マイクロプ
ロセッサ(61a)は、まずアドレスバス(65^)を
用いて読み出したいデータが格納されているデュアルポ
ートRAM(62a)上のアドレスのアドレス信号をデ
ュアルポートRAM (62a)へ送ると共にチップセ
レクト信号線にチップセレクト信号をデュアルポートR
AM(62a)へ出し、アドレスを確定させつぎにマイ
クロプロセッサ(61a)はリード信号線にリード信号
を出すことにより、デュアルポートRAM (82a)
は、アドレス信号で指定されたアドレスに格納されてい
るデータを、データバス(65D) に出すので、マイ
クロプロセッサ(61a)はこのデータを読み込む。Next, the operation will be explained. Microprocessor (61
In order to write data from a) to an address in the dual port RAM (62a), the microprocessor (
81a) first sends the address signal of the address to write data to the dual port RAM (62a) using the address bus (65^), and also sends the chip select signal to the dual port RAM (62a) using the chip select signal line.
M (62a), the address is determined, and then the microprocessor (61a) uses the data bus (65D) to send the write data to the dual port RAM (62a).
) and output a write signal through the write signal line, data can be written to any address of the dual port RAM (62A). Also, from the microprocessor (ATA) to the dual port RAM (62a
), the microprocessor (61a) first uses the address bus (65^) to send the address signal of the address on the dual port RAM (62a) in which the data to be read is stored to the dual port address bus (65^). Dual port R sends a chip select signal to the chip select signal line while sending it to the RAM (62a).
AM (62a), the address is determined, and then the microprocessor (61a) outputs a read signal to the read signal line to read the dual port RAM (82a).
outputs the data stored at the address specified by the address signal to the data bus (65D), so the microprocessor (61a) reads this data.
上記マイクロプロセッサ(61a)と同様にシーケンサ
CPuユニット(3)からデュアルポートRAM(62
a) にデータを書き込む場合にはシーケンサCPUユ
ニット(3) にデータを書き込みたいアドレスのアド
レス信号をアドレスバス(31A)で送出すると共に、
チップセレクト信号をチップセレクト信号線を出し、次
に書き込みたいデータをデータバス(310)に出しラ
イト信号をライト信号線に出すことによりデュアルポー
トRAM (62a)の任意のアドレスにデータを書き
込むことができる。又、シーケンサCPuユニット(3
)からデュアルポートRAM (62a)の任意のアド
レスに格納されているデータを読み出す場合、アドレス
信号をアドレスバス(31A)へ出すと共にチップセレ
クト信号をチップセレクト信号線へ出し、アドレスを確
定させ、リード信号線にリード信号を出すことによりデ
ュアルポートRAM (62a)の任意のアドレスに格
納されているデータを読み出すことができる。Similarly to the above microprocessor (61a), the dual port RAM (62) is connected to the sequencer CPU unit (3).
a) When writing data to the programmable controller CPU unit (3), send the address signal of the address at which data is to be written to the sequencer CPU unit (3) via the address bus (31A), and
Data can be written to any address of the dual port RAM (62a) by sending a chip select signal to the chip select signal line, then sending the data to be written to the data bus (310) and sending a write signal to the write signal line. can. In addition, the sequencer CPU unit (3
) to read data stored at an arbitrary address in the dual port RAM (62a), send the address signal to the address bus (31A) and send the chip select signal to the chip select signal line to confirm the address and read. Data stored at any address in the dual port RAM (62a) can be read by issuing a read signal to the signal line.
今、マイクロプロセッサ(61)と、シーケンサCPu
ユニット(3)から同時に同一アドレスに異なるデータ
を書き込もうとした場合、シーケンサCPUユニット(
3)からのアクセスタイムが特殊機能ユニット(6a)
内蔵のマイクロプロセッサ(61a)より時間がかかる
ためデュアルボー1−RAM (62a)内でデータの
競合は起こらない。Now, the microprocessor (61) and the sequencer CPU
If you try to write different data to the same address from unit (3) at the same time, the sequencer CPU unit (
3) Access time from special function unit (6a)
Data contention does not occur within the dual baud 1-RAM (62a) since it takes more time than the built-in microprocessor (61a).
(発明の効果)
以上のようにこの発明によれば、プログラマブルコント
ローラを構成する複数の制御ユニット中、2つの制御ユ
ニットが互いにアクセスするメモリを、デュアルポート
メモリにしたことで、各制御ユニットは互いのメモリア
クセス動作完了を待って、アクセスを開始するといった
アクセス待機時間をなくし、各制御ユニットが同時にメ
モリアクセスが行なえることから、制御データ処理速度
が向上するといった効果がある。(Effects of the Invention) As described above, according to the present invention, the memory that two control units access each other among the plurality of control units constituting the programmable controller is made into a dual port memory, so that each control unit can communicate with each other. This eliminates the access waiting time of waiting for the completion of the memory access operation before starting the access, and allows each control unit to access the memory at the same time, which has the effect of improving the control data processing speed.
第1図はこの発明の一実施例によるプログラマブルコン
トローラにおけるメモリアクセス回路の概略図、第2図
はデュアルポートRAMと各ユニットとのバス接続図、
第3図はプログラマブルコントローラの全体構成図、第
4図は従来の特殊機能ユニットの内部構成図である。
図において、(3)はシーケンスCPUユニット、(8
a)は特殊機能ユニット、(6ta)はマイクロプロセ
ッサ、(62a)はデュアルポートRAM 、 (31
)、(85a)はバス。
なお、図中、同一符号は同−又は相当部分を示す。FIG. 1 is a schematic diagram of a memory access circuit in a programmable controller according to an embodiment of the present invention, FIG. 2 is a bus connection diagram between a dual port RAM and each unit,
FIG. 3 is an overall configuration diagram of a programmable controller, and FIG. 4 is an internal configuration diagram of a conventional special function unit. In the figure, (3) is a sequence CPU unit, (8
a) is a special function unit, (6ta) is a microprocessor, (62a) is a dual port RAM, (31
), (85a) is a bus. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (1)
各制御ユニット共通なバスラインを有するベースユニッ
トに装着したプログラマブルコントローラにおいて、2
つのマイクロプロセッサで同時アクセスが可能なデュア
ルポートメモリを制御ユニットに内蔵したことを特徴と
するプログラマブルコントローラ。Multiple control units with built-in microprocessors,
In a programmable controller attached to a base unit that has a common bus line for each control unit, two
A programmable controller that features a control unit with a built-in dual-port memory that can be accessed simultaneously by two microprocessors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17221788A JPH0221306A (en) | 1988-07-11 | 1988-07-11 | Programmable controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17221788A JPH0221306A (en) | 1988-07-11 | 1988-07-11 | Programmable controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0221306A true JPH0221306A (en) | 1990-01-24 |
Family
ID=15937766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17221788A Pending JPH0221306A (en) | 1988-07-11 | 1988-07-11 | Programmable controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0221306A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0442729A2 (en) * | 1990-02-13 | 1991-08-21 | International Business Machines Corporation | Multitasking data processing system |
EP0442728A2 (en) * | 1990-02-13 | 1991-08-21 | International Business Machines Corporation | Control of peripheral devices in a multitasking system |
WO1992018917A1 (en) * | 1991-04-19 | 1992-10-29 | The Commonwealth Of Australia | Modular frequency management system |
-
1988
- 1988-07-11 JP JP17221788A patent/JPH0221306A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0442729A2 (en) * | 1990-02-13 | 1991-08-21 | International Business Machines Corporation | Multitasking data processing system |
EP0442728A2 (en) * | 1990-02-13 | 1991-08-21 | International Business Machines Corporation | Control of peripheral devices in a multitasking system |
WO1992018917A1 (en) * | 1991-04-19 | 1992-10-29 | The Commonwealth Of Australia | Modular frequency management system |
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