JPH02206859A - Data transfer circuit - Google Patents
Data transfer circuitInfo
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- JPH02206859A JPH02206859A JP2653189A JP2653189A JPH02206859A JP H02206859 A JPH02206859 A JP H02206859A JP 2653189 A JP2653189 A JP 2653189A JP 2653189 A JP2653189 A JP 2653189A JP H02206859 A JPH02206859 A JP H02206859A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は２ポートＲＡＭ （ランダムアクセスメモリ）
を持つデータ転送回路に関し、特に２ボ一トＲＡＭの２
つのポートでのビットレートが互いに異なるデータ転送
回路に関するものである。[Detailed description of the invention] [Industrial application field] The present invention is a 2-port RAM (random access memory)
Regarding data transfer circuits with
This relates to a data transfer circuit in which two ports have different bit rates.
従来、この種の２ポー）ＲＡＭを用いてデータを転送す
るデータ転送回路は、第３図に示すように１デ一タ入出
力回路１と、２ボー）ＲＡＭ２と、制御用ＣＰＯ３及び
周辺回路４から成り、それらがデータバス／アドレスバ
ス５，６にて接続され、そのＲＡＭ２の韮（チップイネ
イブル）入力が常にロウ（ＬＯＷ）になっていた。そし
て、この回路では、外タ入出力回路１につながる記憶回
路は２ボ一トＲＡＭ２のみであるため、ＣＥ大入力常に
ロウにしておけばアドレスの指定だけでデータの書き込
み及び読み出しができるようになってい丸。Conventionally, a data transfer circuit that transfers data using this type of 2-port RAM has a 1-data input/output circuit 1, a 2-port RAM 2, a control CPO 3, and peripheral circuits, as shown in FIG. 4, which are connected by data bus/address buses 5 and 6, and the chip enable input of the RAM 2 is always LOW. In this circuit, the only memory circuit connected to the external input/output circuit 1 is the 2-bot RAM 2, so if the CE large input is always kept low, data can be written and read just by specifying an address. Become round.
しかし、上述し九従来のＣＥ大入力常にロウにしておく
データ転送回路では、データ入出力回路１側のアドレス
が確定しただけで、そのアドレスへの周辺装置側からの
書き込みが禁止され、実際にデータ入出力回路１が書き
込み又は読み出しを行わない場合でも、周辺装置からの
データの書き込みが禁止されるという問題がある。However, in the above-mentioned nine conventional data transfer circuits in which the CE large input is always kept low, even if the address on the data input/output circuit 1 side is determined, writing to that address from the peripheral device side is prohibited, and Even when the data input/output circuit 1 does not perform writing or reading, there is a problem in that writing of data from peripheral devices is prohibited.
このような問題点を解決するため、本発明のデータ転送
回路は、制御用ＣＰＵ及び周辺回路とデータバス／アド
レスバスによって接続され九２ボー）ＲＡＭと、該２ポ
ー）ＲＡＭのもう一方のデータバス／アドレスバスに接
続されたデータ入出力回路を備え、前記ＣＰＵとは異な
ったビットレートを持つ通信装置において、前記データ
入出力回路から書き込み又は読み出し命令が出た時のみ
、前記２ボー）ＲＡＭのアドレスを確定するパルス発生
回路を具備するものである。In order to solve such problems, the data transfer circuit of the present invention is connected to a control CPU and peripheral circuits by a data bus/address bus, and connects a 92-baud RAM and the other data of the 2-baud RAM. In a communication device comprising a data input/output circuit connected to a bus/address bus and having a bit rate different from that of the CPU, only when a write or read command is issued from the data input/output circuit, the 2-baud RAM The device is equipped with a pulse generation circuit that determines the address of the address.
本発明においては、２ボー）ＲＡＭの一方のポートが書
き込み又は読み出し状態になった時だけアドレスを確定
することができる。In the present invention, the address can only be determined when one port of the 2baud RAM is in the write or read state.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図であシ、第
２図はその実施例の主要回路部の信号の時間関係を示す
タイミングチャートである。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart showing the time relationship of signals in the main circuit section of the embodiment.
ここで、本実施例のデータ転送回路は、データ入出力回
路１と、２ボー）ＲＡＭ２と、制御用ＣＰＵ３及び周辺
回路４からなｐ、それらがデータバス／アドレスバス５
，６にて接続されている点は第３図に示した従来例のも
のと同様であるが、データ入出力回路１からの書き込み
パルス１１がＤ入力端子に入力されたフリップ７０ツブ
（ＦＦ）７と、そのＱ出力１３とデータ入出力回路１か
らの読み出しパルス１０が入力されるＡＮＤゲート８か
ら成るパルス発生回路９を具備する。そして、このＡＮ
Ｄゲート８の出力パルス１４をＣＥパルストシて２ボー
）ＲＡＭ２のＣＥ端子に入力することにより、データ入
出力回路１から書き込み又は読み出し命令が出た場合の
みＣＥパルスを出力するように構成されている。なお、
１２は７リツプフロツプ７０ＣＬＫ（クロック）端子に
入力するクロックパルスを示すものであシ、図中同一符
号は同一部分を示している。Here, the data transfer circuit of this embodiment consists of a data input/output circuit 1, a 2-baud RAM 2, a control CPU 3, and a peripheral circuit 4, which are connected to a data bus/address bus 5.
, 6 is the same as that of the conventional example shown in FIG. 7 and an AND gate 8 to which the Q output 13 and the read pulse 10 from the data input/output circuit 1 are input. And this AN
By inputting the output pulse 14 of the D gate 8 to the CE terminal of the RAM 2 (CE pulse (2 baud)), the CE pulse is output only when a write or read command is issued from the data input/output circuit 1. . In addition,
Reference numeral 12 indicates a clock pulse input to the CLK (clock) terminal of the 7 lip-flop 70, and the same reference numerals in the figure indicate the same parts.
このように構成されたデータ転送回路によると、データ
入出力回路１からの書き込みパルス１１が７リツプフロ
ツプ７（２）Ｄ入力端子に入力されると、その出力パル
ス１３はＡＮＤゲート８の入力端子の１つに入力される
。また、ＡＮＤゲート８の他方の入力端子にはデータ入
出力回路１から読み出しパルス１Ｇが入力され石とこの
ＡＮＤゲート８はその出力パルス１４を２ポー）ＲＡＭ
２のｎ端子に入力する。これによシ、書き込みパルス１
１の立上シでデータが書き込まれると共に、読み出しパ
ルス１０．の中間位、置でデータが読み出されるので、
この時のみでＩ−パルスを出力することができ、２ポー
）ＲＡＭ２のアドレスが確定される仁とになる。According to the data transfer circuit configured in this way, when the write pulse 11 from the data input/output circuit 1 is input to the D input terminal of the 7 lip-flop 7 (2), the output pulse 13 is input to the input terminal of the AND gate 8. input into one. Further, the read pulse 1G is inputted from the data input/output circuit 1 to the other input terminal of the AND gate 8, and the AND gate 8 sends the output pulse 14 to the RAM.
Input to the n terminal of 2. With this, write pulse 1
Data is written at the rising edge of pulse 10. Since data is read at intermediate positions,
Only at this time can the I-pulse be output, and the address of the RAM 2 can be determined.
以上説明したように本発明は、２ボ一トＲＡＭの一方の
ポートが書き込み又は読み出し状態になった時のみアド
レスを確定することにより、それ以外の時には２ボ一ト
ＲＡＭの他方のポートの書き込みを妨げないようＫする
ことができる効果がある。As explained above, the present invention determines the address only when one port of the 2-bot RAM is in the writing or reading state, and at other times, writes to the other port of the 2-bot RAM. This has the effect of making it possible to prevent this from interfering with the situation.
第１図は本発明の一実施例を示すブロック図、第２図は
第４図の実施例の動作説明に供する主要回路部の信号の
時間関係を示す図、第３図は従来のデータ転送回路の一
例を示すブロック図である。
１ｅ・・−データ入出力回路、２番−−・２ポー）ＲＡ
Ｍ、３ ・・・会制御用ＣＰＵ、４・・命令周辺回路、
５，６・榔・・データバス／アドレス／＜ス、７・・争
・フリップフロップ（ＦＦ）、８・・・・ＡＮＤゲート
、９拳・・・パルス発生回路。Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a diagram showing the time relationship of signals in the main circuit section to explain the operation of the embodiment shown in Fig. 4, and Fig. 3 is a diagram showing conventional data transfer. FIG. 2 is a block diagram showing an example of a circuit. 1e...-data input/output circuit, No. 2--2 port) RA
M, 3... CPU for system control, 4... instruction peripheral circuit,
5, 6. Data bus/address/<s, 7. Flip-flop (FF), 8.. AND gate, 9. Pulse generation circuit.
Claims (1)
によつて接続された２ポートＲＡＭと、該２ポートＲＡ
Ｍのもう一方のデータバス／アドレスバスに接続された
データ入出力回路を備え、前記ＣＰＵとは異なつたビッ
トレートを持つ通信装置において、前記データ入出力回
路から書き込み又は読み出し命令が出た時のみ、前記２
ポートＲＡＭのアドレスを確定するパルス発生回路を含
むことを特徴とするデータ転送回路。A 2-port RAM connected to a control CPU and peripheral circuits by a data bus/address bus, and the 2-port RAM
In a communication device equipped with a data input/output circuit connected to the other data bus/address bus of M and having a bit rate different from that of the CPU, only when a write or read command is issued from the data input/output circuit. , 2 above
A data transfer circuit comprising a pulse generation circuit for determining an address of a port RAM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2653189A JPH02206859A (en) | 1989-02-07 | 1989-02-07 | Data transfer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2653189A JPH02206859A (en) | 1989-02-07 | 1989-02-07 | Data transfer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02206859A true JPH02206859A (en) | 1990-08-16 |
Family
ID=12196068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2653189A Pending JPH02206859A (en) | 1989-02-07 | 1989-02-07 | Data transfer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02206859A (en) |
-
1989
- 1989-02-07 JP JP2653189A patent/JPH02206859A/en active Pending
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