JPH02202212A - 可変抵抗回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は可変抵抗回路に関し、更に詳述すれば電界効果
トランジスタ（ＦＥＴ）を電圧制御型または電流制御型
の可変抵抗素子として用いる際のＦＥＴバイアス供給技
術に関するものである。

（従来の技術） ＦＥＴのチャネル抵抗がゲート・ソース間電圧に応じて
変化することを利用することにより、電圧制御型の可変
抵抗素子としてＦＥＴを用いることができる。そこで、
従来はＦＥＴを可変抵抗素子として使う場合、第１Ｏ図
のように、抵抗及びコンデンサを用いてドレインまたは
ソースＡ電圧をゲートに帰還するように構成している。

２）前記電界効果トランジスタのソースまたはドレイン
を入力端とし、ドレインまたはソースを出力端とするこ
とを特徴とする請求項第１項記載の可変抵抗回路。

〔発明が解決しようとする課題〕

しかし、ＦＥＴのチャネル抵抗をゲート電圧により制御
する電圧制御型可変抵抗素子として利用する場合、次の
条件を満たすことが必要である。

ｉ）入力信号によらず、ゲート・ソース間電圧を一定に
保つ。

ｉｉ）ゲート・ソース間電圧を、外部からの制御電圧ま
たは制御電流により、任意に可変することを可能とする
。

前述の従来例では、上記の（ｉ）の条件を満たすために
ソース接地の構成をとることが必要である。つまり、フ
ローティングで使用すると波形の歪みが起こり、適切な
可変抵抗素子とはならないことが問題となる。

更に、前述の従来例では大容量のコンデンサを必要とし
集積回路化には不適である。

よって本発明の目的は上述の点に鑑み、フローティング
で使用しても波形の歪みが小さく、且つ集積回路化に適
した可変抵抗回路を提供することにある。

〔課題を解決するための手段〕

本発明に係る可変抵抗回路は、電界効果トランジスタと
、ＦＥＴのゲートとソースの間に接続された抵抗と、バ
ランスされた電流値可変型の２つの定電流回路とを備え
、一方の定電流回路をＦＥＴのソースに接続すると共に
他方の定電流回路をＦＥＴのゲートに接続するものであ
る。

〔作　用〕

前述の可変抵抗素子に必要な条件を満たし、更に従来例
の問題点を解決するために、本発明ではＦＥＴのソース
またはドレインとゲートとの間に抵抗を設け、抵抗の両
端にそれぞれバランスされた定電流源を設ける構成をと
り、この定電流源を電流値可変の定電流源とすることに
よって、ＦＥＴを電流制御可変抵抗素子として利用でき
る。また、この回路構成はコンデンサを必要とせず、集
積回路化（ＩＣ化）にも適しているものである。

（実施例〕 以下に、図面、を参照して本発明の詳細な説明する。

衷妻０址土 第１図は本発明の一実施例を示す。ｑｔはｎ型の接合型
電界効果トランジスタ（ｎチャネルＪ−ＦＥＴ　）　、
Ｒ１は抵抗、１および２はそれぞれバランスされた電流
値可変の定電流回路、Ｖｌｎは入力端子、Ｖｏｕｔは出
力端子、”ｖｃｃは正電源、−ＶＯＯは負電源である。

抵抗Ｒ１はＪ−ＦＥＴのソース・ゲート間に接続され、
抵抗Ｒ１の両端には更にバランスされた定電流源が接続
され、Ｊ−ＦＥＴのソース端子を入力端子とし、ドレイ
ン端子を出力端子とする構成である。

次に、本実施例の動作原理を第１図ないし第５図を用い
て説明する。

第２図はＦＥＴのドレイン・ソース間電圧（ＶＯＳ）と
ドレイン電流（Ｉ　Ｄ）の関係を示す特性図であり、第
３図は入力端子Ｖｌｎに人力される信号波形の一例であ
り、第４図は第３図に示された人力信号に対するＦＥＴ
のゲート電圧波形であり、第５図はゲート・ソース間電
圧（ＶａＳ）を示す。

第２図のＡ領域はＦＥＴの直線領域（非飽和領域）であ
り、この直線領域の傾きの逆数Ｖｏｓ／ＩｏがＦＥＴの
ドレイン・ソース間の抵抗Ｒ８Ｓとなる。ここで傾きは
ゲート・ソース間電圧Ｖ。によって変化するため、ドレ
イン・ソース間抵抗Ｒ８Ｓはゲート・ソース間電圧ＶＧ
Ｓによって制御される可変抵抗となる。

本発明では、第３図のような任意の信号振幅（Ｖ　Ｉｎ
（Ｐ−Ｐ）　）及び任意ノＤＣ成分（Ｖ＋１（ＤＣ））
をもつ入力信号に対して、ソース・ゲート間の抵抗Ｈに
定電流Ｉを定電流源ｌ及び２から供給することにより、
第４図のような電圧波形をｑｌのゲートに印加させるこ
とが可能である。つまり任意の人力信号Ｖｌｎに対して
、ゲート・ソース間電圧Ｖ。３を第５図のように、 ｖＧｓ＝−Ｉ−８１（一定） とすることが可能である。また、定電流源１及び２の電
流値Ｉを変化させることによって、ＶＧＳは可変となる
。

以上の動作によってＪ−ＦＥＴＱＩは定電流源１及び２
のＴＬ流値によって制御される可変抵抗素子となる。

第６図は、本実施例で用いるバランスされた定電流源１
及び２の構成例である。Ｑｌ、Ｒ６，Ｑｌはｐｎｐトラ
ンジスタ、Ｒ３，Ｒ４，Ｒ５はｎｐｎ　）−ランジスタ
、Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７は抵抗である。

Ｒ４＝Ｒ５，Ｒ８＝Ｒ７の時ｓ　Ｑｓのコレクタ電流Ｉ
Ｃ５とＲ７のコレクタ電流Ｉｃアは等しくなり、第６図
の回路はバランスされた定電流回路となる。Ｑｓのコレ
クタをＪ−ＦＥＴＱＩのゲートに％　Ｑｔのコレクタを
Ｊ−ＦＥＴＱＩのソースに接続し、Ｑｌのゲート・ソー
ス間に抵抗Ｒ１を接続すると、第１図のＦＥＴ可変抵抗
回路を実現することができる。

更に、Ｒ５及びＱｌのコレクタ電流ＩはＱｌのベース電
圧ＶＩＩ２を変化させることにより可変となる。ここで
Ｒｓ　＝Ｒ４＝　Ｒｓとすると、定電流値■は１　＝　
　　（Ｖｃｃ　　−Ｖ！１２　　　Ｖａｔｚ）となる。

ここで、ｖ０２はトランジスタＱ２のベース・エミッタ
間電圧である。

実１ｄ吐ス 前述の実施例に示したＮチャネルＪ−ＦＥＴをＰチャネ
ルＪ−ＦＥＴに置き換え、第７図のような構成をとるこ
とによっても、電流制御可変抵抗素子を構成できる。

実施例３ 前述の実施例に示したＮチャネルＪ−ＦＥＴをＮチャネ
ルＭＯ５−ＦＥＴに置き換え、第８図のような構成をと
ることによっても、電流制御可変抵抗素子を構成できる
。

大要Ｃ１丘 前述の実施例に示されたＮチャネルＪ−ＦＥＴをＰチャ
ネルＭＯ５−ＦＥＴに置き換え、第９図のような構成を
とることによっても、電流制御可変抵抗素子を構成でき
る。

〔発明の効果〕

以上説明したように本発明によれば、任意の入力信号に
対して電流制御の可変抵抗素子を構成でき、しかもフロ
ーティングで使用しても波形の歪みが小さくなる。更に
、本発明による可変抵抗回　　図、路は集積回路（ＩＣ
）化に適しており、外付けの部品　　第９図は本発明の
第４の実施例ヲ示ス図、を必要としない。　　　　　　
　　　　　　　　　　　第１８図は従来例を表Ｉ−″回
路図１あ６・

【図面の簡単な説明】

第１図は本発明の第１の実施例を表わした回路図、 第２図はＦＥＴのドレイン・ソース間電圧とドレイン電
流の関係を表わした図、 第３図は第１図の回路の人力信号の一例を示す図、 第４図は第３図の入力信号に対してＦＥＴのゲートに印
加される信号を示す図、 第５図は第３図の入力信号に対するＦＥＴのゲート・ソ
ース間電圧を表わした図、 第６図はバランスされた定電流回路の一例を示す図、 第７図は本発明の第２の実施例を表した回路図、 第８図は本発明の第３の実施例を表した回路１．２・・
・定電流回路。 エ 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第１０ 図

Claims (1)

1. 【特許請求の範囲】 １）電界効果トランジスタ（ＦＥＴ）と、 前記ＦＥＴのゲートとソースの間に接続された抵抗と、 バランスされた電流値可変型の２つの定電流回路とを備
   え、 一方の前記定電流回路を前記ＦＥＴのソースに接続する
   と共に他方の前記定電流回路を前記ＦＥＴのゲートに接
   続することを特徴とする可変抵抗回路。 ２）前記電界効果トランジスタのソースまたはドレイン
   を入力端とし、ドレインまたはソースを出力端とするこ
   とを特徴とする請求項第１項記載の可変抵抗回路。