JPH02201968A - Manufacture of semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000010408 film Substances 0.000 claims description 75
- 239000010409 thin film Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 51
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この出願に係わる発明は半導体装置の製造方法に係わり
、特に不揮発性メモリ用能動素子とＭＩＳ素子（ＭＯ３
素子等）とを同一チップ上に備えた半導体装置の製造方
法に関する。[Detailed Description of the Invention] [Industrial Application Field] The invention of this application relates to a method of manufacturing a semiconductor device, and particularly relates to an active element for non-volatile memory and an MIS element (MO3
The present invention relates to a method of manufacturing a semiconductor device including a semiconductor device (elements, etc.) on the same chip.
〔従来の技術］
不揮発性記憶機能を有する半導体装置（ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ）を構成する不揮発性メモリ用能動素子とし
て、従来から、第２ゲートを備え、電気的に書き込み、
消去ができる８例えばＦＡＭＯ３素子が知られている（
半導体ハンドブック。[Prior art] Semiconductor devices (EPROM, E
As an active element for non-volatile memory constituting EPROM, it has conventionally been equipped with a second gate, electrically written,
For example, FAMO3 elements are known that can be erased (
Semiconductor handbook.
第２版、第６刷、オーム社、第４９６真）。2nd edition, 6th printing, Ohmsha, No. 496).
不揮発性記憶機能を有するこの種の半導体装置は、ＦＡ
ＭＯ３素子周囲にＭＯ３素子を有しており、従来例とし
て、例えば、特開昭６２−１６９４７０号に記載された
ものが存在する。This type of semiconductor device with non-volatile memory function is FA
It has an MO3 element around the MO3 element, and as a conventional example, there is one described in JP-A-62-169470, for example.
第２図にこの種の半導体装置の製造工程を示す。FIG. 2 shows the manufacturing process of this type of semiconductor device.
第２図は、半導体装置の製造過程に従った断面構成図で
ある。FIG. 2 is a cross-sectional configuration diagram according to the manufacturing process of the semiconductor device.
先ず（１）の工程について説明すると、シリコン基板１
上に選択酸化法（ＬＯＣＯ３法）用いて、シリコン酸化
膜からなるフィールド絶縁膜６及びゲート絶縁膜２を形
成する。そして、これら絶縁膜上に多結晶シリコンを成
長させて第１層目の多結晶シリコン膜３を形成する。First, to explain the process (1), the silicon substrate 1
A field insulating film 6 and a gate insulating film 2 made of a silicon oxide film are formed thereon using a selective oxidation method (LOCO3 method). Then, polycrystalline silicon is grown on these insulating films to form a first layer polycrystalline silicon film 3.
次いで、（２）の工程へ移行し、ＦＡＭＯ３素子領域７
及びＭＯ３素子領域８以外の多結晶シリコン膜３を、レ
ジスト４を用いて選択的にドライエツチングする。尚、
多結晶シリコン膜３により、後の工程で示されるＦＡＭ
Ｏ３素子のフローティングゲート５ａとＭＯ３素子のゲ
ート５ｃとが形成される。Next, the process moves to step (2), and the FAMO3 element region 7
Then, the polycrystalline silicon film 3 other than the MO3 element region 8 is selectively dry etched using a resist 4. still,
The polycrystalline silicon film 3 allows the FAM to be shown in a later process.
A floating gate 5a of the O3 element and a gate 5c of the MO3 element are formed.
（３）の工程へ移行し、レジスト４を除去した後、多結
晶シリコン膜３表面にシリコン酸化膜からなる絶縁膜９
を形成する。After moving to step (3) and removing the resist 4, an insulating film 9 made of a silicon oxide film is formed on the surface of the polycrystalline silicon film 3.
form.
次いで、（４）の工程へ移行し、さらに多結晶シリコン
を成長させることにより、半導体装置の表面に第２層目
の多結晶シリコン膜１０を形成する。Next, the process moves to step (4), and polycrystalline silicon is further grown to form a second layer of polycrystalline silicon film 10 on the surface of the semiconductor device.
この第２層目の多結晶シリコン膜１０により、後の工程
で示されるＦＡＭＯ３素子の第２ゲートであるコントロ
ールゲート５ｂが形成される。This second layer polycrystalline silicon film 10 forms a control gate 5b which is the second gate of the FAMO3 element shown in a later step.
（５）ノ工程へ移行し、レジス）１１を用いて、ＦＡＭ
Ｏ３素子領域７以外の多結晶シリコン膜１０を選択的に
除去する。(5) Move to step 2, using Regis) 11, FAM
Polycrystalline silicon film 10 other than O3 element region 7 is selectively removed.
次いで、（６）の工程へ移行し、レジスト１２をＭＯ３
素子領域８に付着させＦＡＭＯ３素子領域７のゲートパ
タニングを行う。この結果、絶縁膜９を介してフローテ
ィングゲート５ａとコントロールゲート５ｃの２重ゲー
トを有するＦＡＭＯ３素子のゲート構造と、ゲート５ｂ
を有するＭＯ３素子のゲート構造を完成する。Next, the process moves to step (6), and the resist 12 is coated with MO3.
It is deposited on the element region 8 and gate patterning of the FAMO3 element region 7 is performed. As a result, a gate structure of a FAMO3 element having a double gate of a floating gate 5a and a control gate 5c with an insulating film 9 interposed therebetween, and a gate 5b
The gate structure of the MO3 element having the following is completed.
次に、（６）の工程のレジスト１１．１２を除去するこ
とによりＦＡＭＯ３素子とＭＯ３素子とのゲートの形成
を終了し、さらにソース領域、ドレイン領域の形成、配
線の形成を行って、ＦＡＭＯ３素子とＭＯ３素子とを同
一チップ上に有する半導体装置の製造工程を完了する。Next, the formation of the gates of the FAMO3 element and the MO3 element is completed by removing the resists 11 and 12 in step (6), and the formation of the source region, the drain region, and the wiring is performed to form the FAMO3 element. The manufacturing process of the semiconductor device having the MO3 element and the MO3 element on the same chip is completed.
ところで、ゲートの抵抗を低減して、ＭＯ３素子の動作
速度を上げるため、ゲートを幅広に形成したり、第２図
（１）で示す多結晶シリコン膜３を厚く形成することに
よりＭＯ３素子のゲートを厚く形成する必要があった。By the way, in order to reduce the gate resistance and increase the operating speed of the MO3 element, the gate of the MO3 element can be made wider by forming the gate wider or by forming the polycrystalline silicon film 3 thicker as shown in FIG. 2 (1). It was necessary to form it thickly.
しかしながら、ＭＯ３素子のゲートを幅広に形成すると
、寄生容量が大きくなり、またＭＯ３素子のゲートを厚
く形成するには、第１層目の多結晶シリコンを厚く成長
させなけれはならないため、半導体装置の製造に必要と
する時間が長くなり、製造効率が低下すると云う課題が
あった。However, if the gate of the MO3 element is formed wide, the parasitic capacitance increases, and in order to form the gate of the MO3 element thickly, the first layer of polycrystalline silicon must be grown thickly. There was a problem in that the time required for manufacturing increased and manufacturing efficiency decreased.
そこで、このような未解決の課題を解決するために、こ
の出願に係る発明は、製造効率が低下することなくＭＯ
３素子のゲートを厚く形成することにより動作速度が速
い半導体装置の製造方法を提供することを目的とする。Therefore, in order to solve such unresolved problems, the invention of this application has been developed to improve MONO without reducing manufacturing efficiency.
It is an object of the present invention to provide a method for manufacturing a semiconductor device that can operate at high speed by forming gates of three elements thickly.
（課題を解決するための手段〕
上記目的を達成するために、請求項に記載の発明は、第
２ゲートを有する不揮発性メモリ用能動素子と、この素
子の周囲にＭＩＳ素子とを、同一チップ上に備えた半導
体装置の製造方法おいて、半導体基体上にフィールド絶
縁膜とゲート絶縁膜とを形成する第１工程と、次いで、
第１層目の半導体薄膜を形成すると共に、この半導体薄
膜表面に絶縁膜を形成する第２工程と、該第２工程で形
成された絶縁膜のうち、前記ＭＩＳ素子のゲートに相当
する部分を選択的に除去する第３工程と、さらに、第２
層目の半導体薄膜膜を形成し、次いで、前記不揮発性メ
モリ用能動素子及びＭＩＳ素子のゲートパタニングを行
う第４工程と、を備えてなることを特徴とするものであ
る。(Means for Solving the Problems) In order to achieve the above object, the claimed invention provides an active element for non-volatile memory having a second gate and a MIS element around this element on the same chip. In the above method for manufacturing a semiconductor device, a first step of forming a field insulating film and a gate insulating film on a semiconductor substrate;
A second step of forming a first layer of semiconductor thin film and forming an insulating film on the surface of this semiconductor thin film, and forming a portion of the insulating film formed in the second step that corresponds to the gate of the MIS element. a third step of selectively removing;
The present invention is characterized by comprising a fourth step of forming a second semiconductor thin film, and then performing gate patterning of the active element for nonvolatile memory and the MIS element.
〔作用］
前記第２図で説明したようにＦ Ａ Ｍ Ｏ，Ｓ素子形
成時に、フローティングゲート５ａ用の多結晶シリコン
膜（第１層）３とコントロールゲート５ｂ用の多結晶シ
リコン膜（第２層）１０のように、２度多結晶シリコン
膜が形成される。[Function] As explained in FIG. 2 above, when forming the F A MO,S element, the polycrystalline silicon film (first layer) 3 for the floating gate 5a and the polycrystalline silicon film (second layer) for the control gate 5b are formed. As shown in layer 10, a polycrystalline silicon film is formed twice.
そこで、この出願に係わる発明は、第３工程において、
第１層目の多結晶シリコン膜３上に形成された絶縁膜の
うちＭＯ３素子のゲートに相当する部分を選択的に除去
後、さらに多結晶シリコン膜を形成しているため、ＦＡ
ＭＯ３素子のフローティングゲート及びコントロールゲ
ートをそれぞれ形成する二つの多結晶シリコン膜を一体
化してＭＯ３素子のゲートとしている結果、ＭＯ３素子
の最終的なゲート膜を厚くすることができる。Therefore, the invention related to this application, in the third step,
After selectively removing a portion of the insulating film formed on the first layer polycrystalline silicon film 3, which corresponds to the gate of the MO3 element, a further polycrystalline silicon film is formed.
Since the two polycrystalline silicon films forming the floating gate and control gate of the MO3 element are integrated to form the gate of the MO3 element, the final gate film of the MO3 element can be thickened.
故に、第２図（１）に示す第１層目の多結晶シリコン膜
３を厚く形成しなくてもＭＯ３素子のゲートを厚く形成
することが可能となる。Therefore, it is possible to form the gate of the MO3 element thickly without forming the first layer polycrystalline silicon film 3 shown in FIG. 2(1) thickly.
従って、製造効率が低下することなくＭＯ３素子のゲー
トを厚く形成することにより動作速度が速い半導体装置
を、製造することが可能となる。Therefore, by forming the gate of the MO3 element thickly, it is possible to manufacture a semiconductor device with high operating speed without reducing manufacturing efficiency.
〔実施例］
次に、この出願に係わる発明の実施例について、添付図
面を参照して説明する。[Example] Next, an example of the invention related to this application will be described with reference to the accompanying drawings.
第１図は、第１の実施例である半導体装置の製造工程を
示す、半導体装置の断面構成図である。FIG. 1 is a cross-sectional configuration diagram of a semiconductor device, showing the manufacturing process of the semiconductor device according to the first embodiment.
先ず、第１図（１）の工程について説明する。First, the process shown in FIG. 1(1) will be explained.
ｐ型シリコン基板１に熱酸化により２００人のシリコン
酸化膜を成長後、図示しない窒化膜を成長させ、レジス
トをマスクにして素子分離領域の窒化膜をエツチングす
る。次に同じレジストをマスクにしてチャネルストッパ
イオンを打ち込みする。After a 200-layer silicon oxide film is grown on a p-type silicon substrate 1 by thermal oxidation, a nitride film (not shown) is grown, and the nitride film in the element isolation region is etched using a resist as a mask. Next, channel stopper ions are implanted using the same resist as a mask.
レジストを除去後、窒化膜をマスクとする選択酸化（Ｌ
ＯＧＯ３）により、ＦＡＭＯ３素子とＭＯ５素子とを分
離する領域にシリコン酸化膜からなる。厚いフィールド
絶縁膜６を形成する。After removing the resist, selective oxidation (L
OGO3) is made of a silicon oxide film in a region separating the FAMO3 element and the MO5 element. A thick field insulating film 6 is formed.
次いで、窒化膜のエツチング後、ＦＡＭＯ３素子領域と
ＭＯ３素子領域のゲート酸化を行い、シリコン酸化膜か
らなるゲート絶縁膜２を形成する。Next, after etching the nitride film, gate oxidation is performed on the FAMO3 element region and the MO3 element region to form a gate insulating film 2 made of a silicon oxide film.
次いで、（２）の工程に移行し、減圧ＣＶＤにより多結
晶シリコンを成長させることにより、フィールド絶縁膜
６及びゲート絶縁膜２上に第１層目の多結晶シリコン膜
３を３５００人の膜厚で形成する。Next, the process moves to step (2), and by growing polycrystalline silicon by low pressure CVD, a first layer of polycrystalline silicon film 3 is formed on the field insulating film 6 and gate insulating film 2 to a thickness of 3500 nm. to form.
次いで、レジスト４を用いてＦＡＭＯ５素子領域７とＭ
Ｏ３素子領域８以外の前記第１層目の多結晶シリコン膜
３を選択的にドライエツチングする。Next, using resist 4, FAMO5 element region 7 and M
The first layer polycrystalline silicon film 3 other than the O3 element region 8 is selectively dry etched.
（３）の工程に移行し、前記レジスト４を除去後、ヒ素
をイオン注入しく１００ｋｅＶ、ｌＸｌ０”ｃ ｍ−”
）アニールする。そして、熱酸化により多結晶シリコン
膜３表面にシリコン酸化膜からなる絶縁膜９を２００人
の膜厚で形成する。Moving on to step (3), after removing the resist 4, arsenic ions are implanted at 100 keV, lXl0"cm-"
) Anneal. Then, an insulating film 9 made of a silicon oxide film is formed to a thickness of 200 nm on the surface of the polycrystalline silicon film 3 by thermal oxidation.
次いで、（４）の工程に移行し、レジスト１１を用いて
、ＭＯ３素子ゲー） ＳＭ域１３に相当する部分前記絶
縁膜９を選択的に除去する。Next, proceeding to step (4), a resist 11 is used to selectively remove a portion of the insulating film 9 corresponding to the SM region 13 of the MO3 device.
（５）の工程に移行し、レジスト１１を除去した後、全
面に多結晶シリコンを成長させて、第２層目の多結晶シ
リコン膜１０を３５００人の膜厚で形成する。Moving to step (5), after removing the resist 11, polycrystalline silicon is grown on the entire surface to form a second layer polycrystalline silicon film 10 with a thickness of 3500 nm.
（６）の工程に移行し、レジスト１２を用いてＦＡＭＯ
５素子領域７及びＭＯ３素子領域８のゲート部分以外の
多結晶シリコン膜１０を選択的にドライエツチングして
、ＦＡＭＯ３素子及びＭＯ３素子ゲートパタニングを行
う。Shift to step (6), use resist 12 to make FAMO
The polycrystalline silicon film 10 other than the gate portions of the 5 element region 7 and the MO3 element region 8 is selectively dry etched to pattern the FAMO3 element and MO3 element gates.
以上の（１）〜（６）の工程により、ＦＡＭＯ３素子及
びＭＯ３素子のゲート部分が形成される。Through the above steps (1) to (6), the gate portions of the FAMO3 element and the MO3 element are formed.
次いで、図示しないが、レジスト１２を除去後ソース、
ドレインの薄い酸化膜２を選択的にエツチングする。そ
して、多結晶シリコンゲート５ｂ。Next, although not shown, after removing the resist 12, the source
The thin oxide film 2 on the drain is selectively etched. And polycrystalline silicon gate 5b.
５ｃとソース、ドレイン領域にヒ素を拡散し、多結晶シ
リコンゲート５ｂ、５ｃｐｌ域とソース、ドレイン領域
にシリコン酸化膜を形成する。さらに、ゲート、ソース
、ドレインへのアルミニウム配線のためのコンタクトを
開口してアルミニウム蒸着とパタニングを行い、最後に
保護膜を被覆して半導体装置製造の全ての工程を終了す
る。Arsenic is diffused into the polycrystalline silicon gate 5b, 5cpl region, source and drain regions, and a silicon oxide film is formed in the polycrystalline silicon gate 5b, 5cpl region and the source and drain regions. Furthermore, contacts for aluminum wiring to the gate, source, and drain are opened, aluminum vapor deposition and patterning are performed, and finally a protective film is coated to complete all steps of semiconductor device manufacturing.
第１図（６）の工程で示されるようにＦＡＭＯ３素子の
ゲートは絶縁膜９を介してフローティングゲート５ａと
第２ゲートであるコントロールゲート５ｂの２重ゲート
構造となる。As shown in the step (6) in FIG. 1, the gate of the FAMO3 element has a double gate structure consisting of a floating gate 5a and a control gate 5b, which is a second gate, with an insulating film 9 interposed therebetween.
ＦＡＭＯ３素子のゲートを形成する際、多結晶シリコン
膜３’、１０がそれぞれ、フローテヘングゲート５ａ用
、コントロールゲート５ｂ用となり多結晶シリコン膜が
２度形成されるが、（３）の工程では、ＭＯ３素子のゲ
ート領域にある絶縁膜９を選択的に除去し第１層目の多
結晶シリコン膜３と第２層目の多結晶シリコン膜１０と
を一体化してＭＯ”Ｓ素子のゲート５ｃを形成している
。When forming the gate of the FAMO3 element, the polycrystalline silicon films 3' and 10 are used for the float gate 5a and the control gate 5b, respectively, and the polycrystalline silicon film is formed twice, but in step (3) , the insulating film 9 in the gate region of the MO"S element is selectively removed and the first layer polycrystalline silicon film 3 and the second layer polycrystalline silicon film 10 are integrated to form the gate 5c of the MO"S element. is formed.
従って、第１図（６）の工程で示されるＭＯＳ素子のゲ
ートは、第２図（６）で示されるＭＯＳ素子のゲートよ
り厚く形成される。そして、本実施例では第１層目の多
結晶シリコン膜３を厚く形成しなくてもＭＯＳ素子のゲ
ートを厚く形成することができる。Therefore, the gate of the MOS device shown in the step of FIG. 1(6) is formed thicker than the gate of the MOS device shown in FIG. 2(6). In this embodiment, the gate of the MOS element can be formed thickly without forming the first layer polycrystalline silicon film 3 thickly.
この結果、製造効率が低下することなくＭＯＳ素子のゲ
ートを厚く形成することにより、動作速度が速い半導体
装置を製造することが可能となる。As a result, by forming the gate of the MOS element thick without reducing manufacturing efficiency, it becomes possible to manufacture a semiconductor device with high operating speed.
そして、ＭＯＳ素子のゲートを幅広に形成しなくてもゲ
ートの抵抗を低減することが可能であるため、寄生容量
を増すことなくＭＯＳ素子の動作速度を上げることがで
きる。Furthermore, since it is possible to reduce the resistance of the gate of the MOS element without making the gate wide, the operating speed of the MOS element can be increased without increasing the parasitic capacitance.
次に、この出願に係る発明の第２の実施例について説明
する。Next, a second embodiment of the invention according to this application will be described.
第３図は、第２の実施例である半導体装置の製造工程を
示す、半導体装置の断面構成図である。FIG. 3 is a cross-sectional configuration diagram of a semiconductor device, showing the manufacturing process of the semiconductor device according to the second embodiment.
第３図（１）の工程は、第１図（１）の工程と同様であ
る。The process in FIG. 3(1) is similar to the process in FIG. 1(1).
（２）の工程では、第１図（２）の工程の如く第１層目
の多結晶シリコン膜３を選択的にエツチングすることな
く、多結晶シリコン膜３の全表面に絶縁膜９を形成する
。In the step (2), the insulating film 9 is formed on the entire surface of the polycrystalline silicon film 3 without selectively etching the first layer polycrystalline silicon film 3 as in the step (2) in FIG. do.
（３）の工程では、レジストを用いてＭＯＳ素子ゲート
領域１３に相当する部分の絶縁膜９を選択的にエツチン
グする。In the step (3), a portion of the insulating film 9 corresponding to the MOS element gate region 13 is selectively etched using a resist.
（４）の工程では、さらに第２層目の多結晶シリコン膜
を１０形成する。In step (4), ten second layer polycrystalline silicon films are further formed.
そして、（５）の工程に移行し、ＦＡＭＯ３素子及びＭ
ＯＳ素子のゲートパタニングを行う。以後の製造工程は
第１図の実施例と同様である。Then, the process moves to step (5), and the FAMO3 element and M
Gate patterning of the OS element is performed. The subsequent manufacturing steps are similar to the embodiment shown in FIG.
（３）の工程おいて、ＭＯＳ素子ゲート領域に相当する
部分の絶縁膜が選択的にエツチングされているため、（
５）の工程のｆｉＦＡＭＯ３素子のフローティングゲー
ト５ａを構成する第１層目の多結晶シリコン膜３とＦＡ
ＭＯ３素子のコントロールゲート５ｂを構成する第２層
目の多結晶シリコン膜１０とが一体化されて、ＭＯＳ素
子ゲートを厚く形成できる。In step (3), the portion of the insulating film corresponding to the MOS device gate region is selectively etched;
The first layer polycrystalline silicon film 3 and FA constituting the floating gate 5a of the fiFAMO3 element in step 5)
The second layer polycrystalline silicon film 10 constituting the control gate 5b of the MO3 element is integrated with the second layer, so that the MOS element gate can be formed thick.
従って第３図の実施例においては、第１図の実施例と同
様の効果を奏しつつ、同一チップ上にＦＡＭＯ３素子と
ＭＯＳ素子とを有する半導体装置を製造することができ
る。Therefore, in the embodiment shown in FIG. 3, it is possible to manufacture a semiconductor device having three FAMO elements and a MOS element on the same chip while producing the same effects as in the embodiment shown in FIG.
さらに加えて、第３図の実施例ではレジストを用いて選
択的なエツチングを行う工程が、（３）と（５）の計二
つの工程である。これに対して、第１図の実施例ではこ
の工程が、（２）、 （４）及び（６）の計三工程とな
る。従って、第３図の実施例ではレジストを用いる工程
を一つ省略することができるため、その分製造効率が向
上する。Additionally, in the embodiment shown in FIG. 3, there are two steps (3) and (5) in which selective etching is performed using a resist. On the other hand, in the embodiment shown in FIG. 1, there are a total of three steps (2), (4), and (6). Therefore, in the embodiment shown in FIG. 3, one step using resist can be omitted, and the manufacturing efficiency is improved accordingly.
以上説明した実施例では、ゲートの形成として多結晶シ
リコン膜について説明したが、これに限定されず、他の
半導体薄膜であっても良い。また、同一チップ上にＦＡ
ＭＯ３素子とＭＯＳ素子とをそれぞれ一つ有する半導体
装置の製造方法について説明したが、これに限定されず
、さらに多数のＦＡＭＯ３素子及びＭＯＳ素子を有する
場合であっても本発明を適用することができる。In the embodiments described above, a polycrystalline silicon film was used to form the gate, but the invention is not limited to this, and other semiconductor thin films may be used. Also, FA on the same chip
Although a method for manufacturing a semiconductor device having one MO3 element and one MOS element has been described, the present invention is not limited thereto, and the present invention can be applied even to a case having a large number of FAMO3 elements and MOS elements. .
また、上記実施例では、不揮発性メモリ用能動素子とし
てＦＡＭＯ３素子を用いた実施例について説明したが、
これに限定されることなくＭＮＯ８素子を用いる場合に
も本発明を適用することができる。Furthermore, in the above embodiment, an embodiment using FAMO3 elements as active elements for non-volatile memory was explained.
The present invention is not limited to this, but can also be applied when using MNO8 elements.
また、上記実施例で説明した各数値はいずれも一例であ
ってこれに限定されることなく他の数値を選択すること
もできる。Further, each numerical value explained in the above embodiments is just an example, and other numerical values can be selected without being limited thereto.
以上説明したようにこの出願に係る発明によれば、不揮
発性メモリ用能動素子のゲートを構成する二つの多結晶
シリコン膜を一体化してＭＩＳ素子のゲートを形成する
ことができるため、第１層目の多結晶シリコン膜を厚く
形成することなくＭＩＳ素子のゲートを厚く形成するこ
とができる。As explained above, according to the invention of this application, the gate of the MIS element can be formed by integrating two polycrystalline silicon films constituting the gate of the active element for nonvolatile memory. The gate of the MIS element can be formed thickly without forming a thick polycrystalline silicon film.
従って、製造効率が低下することなくＭＩＳ素子のゲー
トを厚く形成することにより、動作速度が速い半導体装
置を製造することができる。Therefore, by forming the gate of the MIS element thick without reducing manufacturing efficiency, a semiconductor device with high operating speed can be manufactured.
第１図は、この出願に係る発明の第１実施例の製造工程
を示す、断面構成図、第２図は、ＦＡＭＯ８素子とＭＯ
Ｓ素子とが同一チップ上に形成された従来の半導体装置
の製造工程を示す断面構成図、第３図は、この出願に係
る発明の第２実施例の製造工程を示す、断面構成図であ
る。
図中、１はシリコン基板、２はゲート絶縁膜、３は第１
層目の多結晶シリコン膜、４はレジスト、５ａはフロー
ティングゲート、５ｂはコントロールゲート、５Ｃはゲ
ー）（ＭＯ３素子）、６はフィールド酸化膜、７はＦＡ
ＭＯ３素子領域、８はＭＯ５素子領域、９は絶縁膜、１
０は第２層目の多結晶シリコン膜、１１．１２はレジス
ト、Ｉ３はＭＯ３素子ゲート領域である。FIG. 1 is a cross-sectional configuration diagram showing the manufacturing process of the first embodiment of the invention according to this application, and FIG. 2 is a FAMO8 element and MO
FIG. 3 is a cross-sectional configuration diagram showing the manufacturing process of a conventional semiconductor device in which an S element is formed on the same chip. FIG. 3 is a cross-sectional configuration diagram showing the manufacturing process of a second embodiment of the invention according to this application. . In the figure, 1 is a silicon substrate, 2 is a gate insulating film, and 3 is a first
Layer polycrystalline silicon film, 4 is resist, 5a is floating gate, 5b is control gate, 5C is gate) (MO3 element), 6 is field oxide film, 7 is FA
MO3 element region, 8 MO5 element region, 9 insulating film, 1
0 is the second layer polycrystalline silicon film, 11.12 is the resist, and I3 is the MO3 element gate region.
Claims (1)
、この素子の周囲にＭＩＳ素子とを、同一チップ上に備
えた半導体装置の製造方法おいて、半導体基体上にフィ
ールド絶縁膜とゲート絶縁膜とを形成する第１工程と、 次いで、第１層目の半導体薄膜を形成すると共に、この
半導体薄膜表面に絶縁膜を形成する第２工程と、 該第２工程で形成された絶縁膜のうち、前記ＭＩＳ素子
のゲートに相当する部分を選択的に除去する第３工程と
、 さらに、第２層目の半導体薄膜膜を形成し、次いで、前
記不揮発性メモリ用能動素子及びＭＩＳ素子のゲートパ
タニングを行う第４工程と、を備えてなることを特徴と
する半導体装置の製造方法。(1) In a method for manufacturing a semiconductor device including a nonvolatile memory active element having a second gate and a MIS element surrounding this element on the same chip, a field insulating film and a gate insulating film are formed on a semiconductor substrate. a first step of forming a first-layer semiconductor thin film, and a second step of forming an insulating film on the surface of the semiconductor thin film; A third step of selectively removing a portion corresponding to the gate of the MIS element, further forming a second layer of semiconductor thin film, and then forming the gate of the active element for nonvolatile memory and the MIS element. A method for manufacturing a semiconductor device, comprising: a fourth step of patterning.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020136A JPH02201968A (en) | 1989-01-30 | 1989-01-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1020136A JPH02201968A (en) | 1989-01-30 | 1989-01-30 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02201968A true JPH02201968A (en) | 1990-08-10 |
Family
ID=12018718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1020136A Pending JPH02201968A (en) | 1989-01-30 | 1989-01-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201968A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283570A (en) * | 1990-03-30 | 1991-12-13 | Fujitsu Ltd | Semiconductor device and its production |
| JP2005277440A (en) * | 1995-09-29 | 2005-10-06 | Nippon Steel Corp | Semiconductor device and method of manufacturing the same |
| US7683423B2 (en) | 1995-09-29 | 2010-03-23 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
-
1989
- 1989-01-30 JP JP1020136A patent/JPH02201968A/en active Pending
Cited By (7)
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| US7759195B2 (en) | 1995-09-29 | 2010-07-20 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7888728B2 (en) | 1997-07-10 | 2011-02-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8698225B2 (en) | 1997-07-10 | 2014-04-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
| US8969942B2 (en) | 1997-07-10 | 2015-03-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and its manufacturing method |
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