JPH02196529A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02196529A JPH02196529A JP1561389A JP1561389A JPH02196529A JP H02196529 A JPH02196529 A JP H02196529A JP 1561389 A JP1561389 A JP 1561389A JP 1561389 A JP1561389 A JP 1561389A JP H02196529 A JPH02196529 A JP H02196529A
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- Japan
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- signal
- cable
- signals
- layer
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- 230000005540 biological transmission Effects 0.000 claims abstract description 20
- 230000008054 signal transmission Effects 0.000 claims abstract description 5
- 230000010365 information processing Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 230000006698 induction Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 241000282994 Cervidae Species 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号伝送路を外部信号に対して堅固にした情
報処理装置に関する。
報処理装置に関する。
一般の情報処理装置の内部は、多くの機能素子の組合せ
によるユニット化された電子回路基板、あるいは、ユニ
ット装置などで構成され、それらの各ユニット間は電気
的なコネクタを介して伝送路で連絡されている。しかし
ながら、あらゆる伝送路において同時に信号の交換がな
される間に、互いに干渉現象が生じ、線路間で予期され
ない誤った伝送、あるいは希望されない波形の信号が線
路内に伝送されてしまう。特にデジタル回路の中央処理
装置と外部装置とのインタフェイス回路においては、こ
れまでは信号エネルギーの減衰を防ぐためのダンパー、
は備えたにしても、特別な対策を施すことなく、伝送路
を可能な限り短く設定し、ノイズが周辺に発生しないよ
うに、互いにエネルギーを最小限に押さえて、線路間隔
を充分にとって伝送するという構成をとっていた。
によるユニット化された電子回路基板、あるいは、ユニ
ット装置などで構成され、それらの各ユニット間は電気
的なコネクタを介して伝送路で連絡されている。しかし
ながら、あらゆる伝送路において同時に信号の交換がな
される間に、互いに干渉現象が生じ、線路間で予期され
ない誤った伝送、あるいは希望されない波形の信号が線
路内に伝送されてしまう。特にデジタル回路の中央処理
装置と外部装置とのインタフェイス回路においては、こ
れまでは信号エネルギーの減衰を防ぐためのダンパー、
は備えたにしても、特別な対策を施すことなく、伝送路
を可能な限り短く設定し、ノイズが周辺に発生しないよ
うに、互いにエネルギーを最小限に押さえて、線路間隔
を充分にとって伝送するという構成をとっていた。
また、信号路とインタフェイス回路は常時接続していた
ため、タイミングあるいは外部信号に対する保護手段を
信号路に対して特に講じないまま送っており、送る必要
がない信号さえも信号路に流れていた。かかる装置の伝
送路内では信号がお互いに影響を及ぼし易い状況にあり
、不必要な信号が伝送路に流れているために、本来の正
常な波形であるべき信号に影響が及ぼされ、信号にノイ
ズがのってしまうことがあった。
ため、タイミングあるいは外部信号に対する保護手段を
信号路に対して特に講じないまま送っており、送る必要
がない信号さえも信号路に流れていた。かかる装置の伝
送路内では信号がお互いに影響を及ぼし易い状況にあり
、不必要な信号が伝送路に流れているために、本来の正
常な波形であるべき信号に影響が及ぼされ、信号にノイ
ズがのってしまうことがあった。
かかるノイズの影響を無効にしようとする場合は、シー
ルド構造にして対策を施すか、あるいは、ケーブル内に
信号線とグランド線とを組み合わせてツイストペアとし
て送る構成をとるか、信号線を束ねて層状に分けて、そ
の間にシールド材を巻きこみ、それぞれの各層を分離す
るという構成をとっていた。
ルド構造にして対策を施すか、あるいは、ケーブル内に
信号線とグランド線とを組み合わせてツイストペアとし
て送る構成をとるか、信号線を束ねて層状に分けて、そ
の間にシールド材を巻きこみ、それぞれの各層を分離す
るという構成をとっていた。
第6図に従ってケーブルの実施例を説明する。
第6図は従来のインタフェイスケーブル3の断面図であ
り、・は26本のグランド信号線61〜G2Gであり、
◎は16本の信号線81〜S16が無秩序に並んでいる
。従って、信号線81〜S16のそれぞれの間は相互誘
導によりノイズがのりやすい。
り、・は26本のグランド信号線61〜G2Gであり、
◎は16本の信号線81〜S16が無秩序に並んでいる
。従って、信号線81〜S16のそれぞれの間は相互誘
導によりノイズがのりやすい。
しかし、シールドしただけでは、外からのノイズは防げ
るが、信号線の相互誘導によるノイズは防げない。ツイ
ストペアてはグランド線と必ず対にするため、同じ太さ
のケーブルを用いるとケーブル内を通る信号線の数は実
質的に半分の数しか信号を送れない。層に分は各層間に
シールド材を巻き付ける構成は、ケーブルが必要以上に
太くなってしまう。100本程鹿の信号を送るには、ケ
ーブルを約15mmから20mm程度の太さにするか、
2本のケーブルに分離した接続構成をとるかになり、い
ずれにしてもコストアップにつながり、しかもケーブル
の占める体積が大となり、限られたスペースに配置する
ことができない。またケーブルの本数が増せば終端部に
必要なコネクタの数が倍増する。これはさらにコストア
ップとなる。
るが、信号線の相互誘導によるノイズは防げない。ツイ
ストペアてはグランド線と必ず対にするため、同じ太さ
のケーブルを用いるとケーブル内を通る信号線の数は実
質的に半分の数しか信号を送れない。層に分は各層間に
シールド材を巻き付ける構成は、ケーブルが必要以上に
太くなってしまう。100本程鹿の信号を送るには、ケ
ーブルを約15mmから20mm程度の太さにするか、
2本のケーブルに分離した接続構成をとるかになり、い
ずれにしてもコストアップにつながり、しかもケーブル
の占める体積が大となり、限られたスペースに配置する
ことができない。またケーブルの本数が増せば終端部に
必要なコネクタの数が倍増する。これはさらにコストア
ップとなる。
そこで、本発明はこのような問題点を解決するためのも
ので、複数の信号を比較的簡単な対策で効率よくノイズ
の混入なく送ることを目的とする。
ので、複数の信号を比較的簡単な対策で効率よくノイズ
の混入なく送ることを目的とする。
本発明は、信号を互いに送受する複数の装置、前記複数
の装置間を信号伝送のために接続された伝送路、前記伝
送路は複数の細線を層状に束ねたケーブルで構成され、
前記ケーブルの比較的中間位置を占める前記層の細線を
グランド信号線として用いることを特徴とする。
の装置間を信号伝送のために接続された伝送路、前記伝
送路は複数の細線を層状に束ねたケーブルで構成され、
前記ケーブルの比較的中間位置を占める前記層の細線を
グランド信号線として用いることを特徴とする。
以下に、図面に基づいて本発明の詳細な説明する。
第1図は、実施例に用いる装置の概略図である。
1は装置Aであり、2は装置Bであり、lと2の装置A
、 Bはコネクタ4.5とインタフェイスケーブル3
を介してかつながれている。1の装置Aからインタフェ
イスケーブルに対して、インタフェイスポード6を介し
て信号が送られる。
、 Bはコネクタ4.5とインタフェイスケーブル3
を介してかつながれている。1の装置Aからインタフェ
イスケーブルに対して、インタフェイスポード6を介し
て信号が送られる。
本発明は、この信号を送る際の伝送路について対策を講
じたものであるが、伝送ケーブル及び伝送回路について
同時に対策を講じた場合、ノイズ等の影響に対して最も
堅固になるが、コスト高になるために施すことができな
い、あるいは基板実装上の問題、あるいはすでに設置さ
れている装置であるために変更不可の場合など、様々な
場合があるが、伝送回路に対策を講することが困難な場
合は、ケーブルに対する対策のみて充分有効である。そ
の技術的詳細は次の通りである。
じたものであるが、伝送ケーブル及び伝送回路について
同時に対策を講じた場合、ノイズ等の影響に対して最も
堅固になるが、コスト高になるために施すことができな
い、あるいは基板実装上の問題、あるいはすでに設置さ
れている装置であるために変更不可の場合など、様々な
場合があるが、伝送回路に対策を講することが困難な場
合は、ケーブルに対する対策のみて充分有効である。そ
の技術的詳細は次の通りである。
第2図において実施例における必要な信号及び不必要な
信号について説明をする。第1図に示された装置Bが装
置A内のメモリに対し、メモリリードする際の基本的な
タイミングチャートを第2図に示す。
信号について説明をする。第1図に示された装置Bが装
置A内のメモリに対し、メモリリードする際の基本的な
タイミングチャートを第2図に示す。
アドレス信号である信号2が発生すると、その−定時間
後のT1において、MRD(メモリリード信号)である
信号1がLowになる。次に、一定時間のデータネ確定
期間を経たT2において、データ信号である信号3が確
定するように設定されている。この信号3は、さらに一
定時間経るT3まで、確定していなくてはいけない。装
置Bは信号4の立ち下がりであるT4において、データ
を取り込む。信号4はクロック信号であり、本実施例で
は周期が100ns (10MHz)である。
後のT1において、MRD(メモリリード信号)である
信号1がLowになる。次に、一定時間のデータネ確定
期間を経たT2において、データ信号である信号3が確
定するように設定されている。この信号3は、さらに一
定時間経るT3まで、確定していなくてはいけない。装
置Bは信号4の立ち下がりであるT4において、データ
を取り込む。信号4はクロック信号であり、本実施例で
は周期が100ns (10MHz)である。
以上がメモリリード時の信号の基本的なタイムチャート
である。本実施例において、信号3のT1からT2の間
は不必要データであり、伝送路に流される必要がない期
間である。
である。本実施例において、信号3のT1からT2の間
は不必要データであり、伝送路に流される必要がない期
間である。
また、T1直後の信号3の出力信号は、3であるケーブ
ルの線間容量あるいは誘導成分により振動を伴った不安
定な波形であり、ケーブル内の相互誘導により他の信号
に対し悪影響を及ぼす原因となりやすい。信号3におけ
るT1からT2の期間ではデータなどの信号そのものを
送らないように設定をし、仮に送ったとしても受端側で
不感状態に設定しておく。本実施例ではTIからT2の
最短時間は230nsであるが、先にも書いた通り信号
の出始めの150nsが特に原因となり易く、この期間
について対策を施す必要がある。
ルの線間容量あるいは誘導成分により振動を伴った不安
定な波形であり、ケーブル内の相互誘導により他の信号
に対し悪影響を及ぼす原因となりやすい。信号3におけ
るT1からT2の期間ではデータなどの信号そのものを
送らないように設定をし、仮に送ったとしても受端側で
不感状態に設定しておく。本実施例ではTIからT2の
最短時間は230nsであるが、先にも書いた通り信号
の出始めの150nsが特に原因となり易く、この期間
について対策を施す必要がある。
第3図を用いて、信号3がTIからT2の間ケーブル3
より切り放される回路構成について説明する。
より切り放される回路構成について説明する。
2は装置B、3はケーブル、4と5はコネクタ、6はイ
ンタフェイスポードである。その回路構成としては、7
は双方向性のパスバッファ素子(74HC245)であ
り、F点とG点は信号3の入出力ピンである。E点は伝
送方向切り替え入力DIR(1番ピン)であり、信号3
はLow状態でF点からG点に向かう。D点はゲートイ
ネーブル信号(19番ビン)で、Lowの状態でゲート
を開く。
ンタフェイスポードである。その回路構成としては、7
は双方向性のパスバッファ素子(74HC245)であ
り、F点とG点は信号3の入出力ピンである。E点は伝
送方向切り替え入力DIR(1番ピン)であり、信号3
はLow状態でF点からG点に向かう。D点はゲートイ
ネーブル信号(19番ビン)で、Lowの状態でゲート
を開く。
8はプルアップ抵抗で本実施例では10にΩ、9は抵抗
であり本実施例では68Ωである。また、10はコンデ
ンサで本実施例では1000pFを使用している。こ、
の8.9.10により約160nsの信号遅延回路を構
成している。11.12はインバータ(74HCO4)
であり、13は2人力のAND素子(74HCO8)で
ある。14.15.16.17はプルアップ抵抗であり
、本実施例では10にΩを使用している。
であり本実施例では68Ωである。また、10はコンデ
ンサで本実施例では1000pFを使用している。こ、
の8.9.10により約160nsの信号遅延回路を構
成している。11.12はインバータ(74HCO4)
であり、13は2人力のAND素子(74HCO8)で
ある。14.15.16.17はプルアップ抵抗であり
、本実施例では10にΩを使用している。
以上がインタフェイス回路6の基本的な構成である。次
に、第4図のタイムチャートに従ってこの回路の動作を
説明する。
に、第4図のタイムチャートに従ってこの回路の動作を
説明する。
T1でメモリリード信号であるA点信号1がLOWに落
ちる。その反転信号であるB点はすぐにHighとなる
が、さらにその反転信号であるC点は、8.9.10て
構成されるCR遅延回路によって約160ns後のT5
がLowとなるまでHighの電位を保っている。その
結果、信号1がLowになってから、およそ160ns
の間、ゲートイネーブル信号は)Iighのままである
から、信号3はF点とG点間で切り放されている。
ちる。その反転信号であるB点はすぐにHighとなる
が、さらにその反転信号であるC点は、8.9.10て
構成されるCR遅延回路によって約160ns後のT5
がLowとなるまでHighの電位を保っている。その
結果、信号1がLowになってから、およそ160ns
の間、ゲートイネーブル信号は)Iighのままである
から、信号3はF点とG点間で切り放されている。
従って、第4図のように、TIからT3までの間は信号
3はF点までは送られてくるが、G点ではT5からT3
まで、の間のみ信号が送られてくる。
3はF点までは送られてくるが、G点ではT5からT3
まで、の間のみ信号が送られてくる。
T1からT5までの間は、不確定かつ不必要なデータ信
号は、ケーブル側へ送られてこないことになる。
号は、ケーブル側へ送られてこないことになる。
TIからT2の最短時間は230nsであるが、切り放
されている時間はTIからT5までの約160nsなの
で、信号3において必要とされるT2からT3までの間
は接続されている。T5からT2までの約70nsはマ
ージンである。最も有害であり不確定なデータである初
期段階の信号をケーブルに流さないためには、160n
sが充分な有効間隔である。
されている時間はTIからT5までの約160nsなの
で、信号3において必要とされるT2からT3までの間
は接続されている。T5からT2までの約70nsはマ
ージンである。最も有害であり不確定なデータである初
期段階の信号をケーブルに流さないためには、160n
sが充分な有効間隔である。
次に、第5図に従ってケーブルの実施例を説明する。第
5図は本発明によるインタフェイスケーブル3の断面図
であり、・は26本のグランド信号線Qであり、◎は1
6本の信号線Pである。おおむね3層に配列され、中芯
層に信号線P、中間層にグランド線Q、外郭の外芯層に
その他の信号線Rが配置されている。かかる構造は専用
ケーブルを新規に製造してもよいが、従来の多芯ケーブ
ルをそのまま利用することも出来るので、コストアップ
にならず、占める体積が増えることがなく、如何なる装
置にも簡単に実施できる。
5図は本発明によるインタフェイスケーブル3の断面図
であり、・は26本のグランド信号線Qであり、◎は1
6本の信号線Pである。おおむね3層に配列され、中芯
層に信号線P、中間層にグランド線Q、外郭の外芯層に
その他の信号線Rが配置されている。かかる構造は専用
ケーブルを新規に製造してもよいが、従来の多芯ケーブ
ルをそのまま利用することも出来るので、コストアップ
にならず、占める体積が増えることがなく、如何なる装
置にも簡単に実施できる。
これはグランド線を複数層もうけて、5Mあるいは7層
と増やしてもよい。信号線Pに近接して配置されている
のはグランド線か信号線P自身であるが、信号線Pはノ
イズが発生し易いTIからT2にかけては、データネ確
定期間であるので動作に支障がない。よって信号線とグ
ランド線の配置をかかる構造をとることによって、ケー
ブル内の全体の細線の本数を増やす事なく、コストを上
げずに問題解決がはかれる。
と増やしてもよい。信号線Pに近接して配置されている
のはグランド線か信号線P自身であるが、信号線Pはノ
イズが発生し易いTIからT2にかけては、データネ確
定期間であるので動作に支障がない。よって信号線とグ
ランド線の配置をかかる構造をとることによって、ケー
ブル内の全体の細線の本数を増やす事なく、コストを上
げずに問題解決がはかれる。
以上、メモリリードによる実施例の説明をしてきたが、
各種データのやり取りにおけるデータネ確定時に応用で
きるので、各種記憶装置、通信装置などに応用できる。
各種データのやり取りにおけるデータネ確定時に応用で
きるので、各種記憶装置、通信装置などに応用できる。
また、ケーブルは3層で説明を行ったが、4層以上にし
て、偶数層をグランド線の層にするといった応用が考え
られる。
て、偶数層をグランド線の層にするといった応用が考え
られる。
以上説明した本発明のインタフェイスケーブルによって
、不必要なノイズ干渉を避けることができ、1本のケー
ブルで複数の信号を効率よく、誤り少なく送ることがで
きる。その結果比較的に離間した装置間で安定した動作
が保証され、今後多機能化、あるいは周辺装置をシリー
ズに接続して、接続間隔が増大した装置に対して、本発
明は同様にして応用する事のできるものである。
、不必要なノイズ干渉を避けることができ、1本のケー
ブルで複数の信号を効率よく、誤り少なく送ることがで
きる。その結果比較的に離間した装置間で安定した動作
が保証され、今後多機能化、あるいは周辺装置をシリー
ズに接続して、接続間隔が増大した装置に対して、本発
明は同様にして応用する事のできるものである。
第1図は本発明の実施例の構成装置の概要を示す図。
第2図は本発明による実施例のタイミングを示す図。
第3図は本発明による実施例を示すインタフェイス回路
の図。 第4図は本発明の実施例であるインタフェイス回路内の
タイムチャート図である。 第5図は本発明の実施例であるインタフェイスケーブル
の断面図である。 第6図は従来のケーブルの断面図である。 l:装置A 2:装置B 3:インタフェイスケーブル 4.6:コネクタ 6:インタフェイスポード 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他1名 ■4 第2図
の図。 第4図は本発明の実施例であるインタフェイス回路内の
タイムチャート図である。 第5図は本発明の実施例であるインタフェイスケーブル
の断面図である。 第6図は従来のケーブルの断面図である。 l:装置A 2:装置B 3:インタフェイスケーブル 4.6:コネクタ 6:インタフェイスポード 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部 他1名 ■4 第2図
Claims (1)
- 信号を互いに送受する複数の装置、前記複数の装置間を
信号伝送のために接続された伝送路、前記伝送路は複数
の細線を層状に束ねたケーブルで構成され、前記ケーブ
ルの比較的中間位置を占める前記層の細線をグランド信
号線として用いることを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1561389A JPH02196529A (ja) | 1989-01-25 | 1989-01-25 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1561389A JPH02196529A (ja) | 1989-01-25 | 1989-01-25 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02196529A true JPH02196529A (ja) | 1990-08-03 |
Family
ID=11893555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1561389A Pending JPH02196529A (ja) | 1989-01-25 | 1989-01-25 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02196529A (ja) |
-
1989
- 1989-01-25 JP JP1561389A patent/JPH02196529A/ja active Pending
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