JPH02196518A - 双方向バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ＩＩ要〕 半導体集積回路内に設けられ１．半導体集積回路の入出
力端子に接続されて双方向のデータ伝送を行なう双方向
バッファ回路に関し、 外部容量に依存することなく伝搬時間の設定ができ、ま
た、バス衝突時に半導体集積回路内の出力レベルを決定
できると共にノイズの両生を防止することを目的とし、 第１のデータをレベル変換して入出力端子へ出力する出
力パン７７回路と、該入出力端子における第２のデータ
が供給されこれを第３のデータに変換して出力する入ツ
ノバッファ回路とよりなり、該出力バッファ回路の動作
を制御信号により制御して出力モード又は入力モードに
切換える双方向バッファ回路において、前記出力バッフ
ァ回路内から分岐して取り出した前記第１のデータを前
記入力バッファ回路内へ通過させるか又は遮断する第１
のゲート回路と、前記入力バッファ回路に入力された前
記第２のデータを該入力バッファ回路の出力端へ通過さ
せるか又は遮断する第２のゲート回路とを前記入力バッ
ファ回路に設け、前記制御Ｏ信号により出力モードを設
定したときは前記第１及び第２のゲート回路のうち該第
１のゲート回路の方を信号通過状態に制御し、入力モー
ドを設定したときは該第２のゲート回路の方を信号通過
状態に制御するよう構成する。

〔産業上の利用分野〕

本発明は双方向バッファ回路に係り、特に半導体集積回
路内に設けられ、半導体集積回路の入出力端子に接続さ
れて双方向のデータ伝送を行なう双方向バッファ回路に
関する。

近年、大規模集積回路（ＬＳＩ）の内部論理回路は益々
大規模になってきているが、内部論理回路数の増加率は
どＬＳＩの外部ビン（端子）は増えていない。そのため
、本来はＬＳＩ内部のデータを一方向の出力バッファ回
路及び出力端子を介して外部のバスへ送出し、また外部
からの入力データを入力端子及び一方向の入力バッファ
回路を介して入力するべきところ、上記の入力端子と出
力端子とを一つの入出力端子として共用し、これに上記
の出力バッファ回路と入力バッファ回路とを一つにまと
めた双方向バッファ回路を接続した構成としている。

かかる双方向バッファ回路は第３図に示す如く、ＬＳＩ
内部に設けられた出力バッファ回路１１と入力バッファ
回路１２とからなり、出力パン７７回路１１の出力端子
と入力バッファ回路１２の入力端子とはし８１の外部ビ
ン（入出力端子）１３に共通に接続されている。

この双方向パン７７回路では、ＬＳＩ内部で生成した内
部データＡを、制御信号Ｃで制御される出力パン７７回
路１１を通して入出力端子１３ヘデータＥとして出力し
、また入出力端子１３に外部データＥが入力されたとき
は入力バッファ回路１２を通してデータＸとしてＬＳＩ
内部へ入力する。更に、この双方向パン７７回路では、
内部データ八を出力バッファ回路１１を通して一旦ＬＳ
Ｉ外部へ送出した後、再び入力バッファ回路１２を通し
てＬＳＩ内部へ所定伝搬時間遅延させて戻すような使い
方も行なう。

従って、上記の双方向バッファ回路では、上記伝搬時間
が設計値と変動しないようにすることが必要とされ、ま
た出力バッファ回路１１よりの内部データＡと外部デー
タＥとが同時に入出力端子１３に入力された場合（すな
わち、バス衝突時の場合）にも、入力バッファ回路１２
の出力にノイズが発生しないことが必要とされる。

〔従来の技術〕

第４図は従来の双方向バッファ回路の一例の回路図を示
す。同図中、第３図と同一構成部分には同一符号を付し
である。第４図において、１４は２人力ＮＡＮＤ回路で
、内部データＡとυ１＠信号Ｃとが入力される。１５は
２人力ＮＯＲ回路で、内部データＡと制御（ｉ号Ｃをイ
ンバータ１６で反転した制御信号Ｃとが入力される。Ｐ
ｌはＰチャンネルＭＯ８型電界効果トランジスタ、ＮＩ
はＮチャンネルＭＯ３型電界効果トランジスタで、これ
らはドレイン同士が共通に入出力端子１３に接続されて
いる。以上のＮＡＮＤ回路１４．ＮＯＲ回路１５．イン
バータ１６．トランジスタＰ１及びＮＩが前記出力バッ
ファ回路１１を構成している。

また、１７及び１８は夫々入出力端子１３に対してｌ続
接続されたインバータで、前記入力バッファ回路１２を
構成している。

水切ｍ書において説明の便宜上、各部の信号レベルがハ
イレベルのとき、それが入力論理値であるときは“１”
、出力論理値であるときは“Ｈ″と記載し、また信号レ
ベルがローレベルのとき、それが入力論理値のときは０
”、それが出力論理値であるときはｌ　Ｌ　）ｌと記載
するものとすると、上記の従来の双方向バッファ回路に
おいては、＄１１信号Ｃが“１”のとき出ツノモード、
００″のとき入力モードとなる。

すなわち、制御信号Ｃが”　１　”のときは、ＮＡＮＤ
回路１４及びＮＯＲ回路１５が夫々インバータとして動
作し、かつ、次段のトランジスタＰ＋及びＮ１よりなる
回路もＣＭＯＳインバータとして動作するので、入出力
端子１３におけるデータＥの論理値は内部データＡが“
１″のときＨ″゛０″のとき“Ｌ”となる。また、イン
バータ１８の出力データＸの論理値はデータＥのそれと
同一となる。

また、制御信号Ｃが“０″のときは、入力データへの値
に無関係にＮＡＮＤ回路１４の出力が”）ｌ”、ＮＯＲ
回路１５の出力が“Ｌ　Ｉ＋となってトランジスタＰ１
及びＮ１を夫々常時オフとする。

これにより、このとき入出力端子１３に入力されるデー
タＥはインバータ１７及び１８よりなる入力バッファ回
路１２だけを通してデータＸとしてＬＳＩ内部へ入力さ
れる。このとき、データＥの論理値が“１″のとぎはデ
ータＸのそれは“Ｈｕとなり、データＥの論理値が“０
”のときはデータＸのそれは“Ｌ”となる。

このように出力モードのときは、出力バッフ１回路１１
によりＣＭＯＳレベルの内部データＡがＴＴＬ（トラン
ジスタ・トランジスタ・ロジック）レベルに変換されて
同−論理値のデータＥとして入出力端子１３へ出力され
、また入力モードのときは、入カバソファ回路１２によ
りＴＴＬレベルの入力データＥがＣＭＯＳレベルに変換
され、がっ、同−輪ＪＨｆｌのデータＸとして入力され
る。

なお、１１′＠信号Ｃが“１”のときは前記人力モード
であり、入出力端子１３には内部データＡと同−論理値
のデータが出力されるが、このとき入出力端子１３に外
部データとして内部データ八と異なる論理値のデータＥ
が入力されたときは、パス衝突となり、ＬＳＩ内部の入
力データＸの論理値は不定となる。

以上の各データの論理の関係をまとめると次表に示す如
くになる。

表１ 〔発明が解決しようとする課題〕 しかるに、上記の従来回路では表１の■、■で示した出
力モードにおいて内部データＡをＬＳＩ外部へ出力した
後再びデータＸとしてＬＳｒ内部へ戻しているが、その
Ａｌｘへの伝搬時間が設計値と実際の使用時とで異なっ
てしまうことがあった。

すなわち、上記の伝搬時間は内部データＡがデータＥと
して出力されるまでの第１の遅延時間と、このデータＥ
がデータＸとされるまでの第２の遅延時間との総和で計
算されるが、上記の第２の遅延時間は入力は波形のなま
りが容量にあまり依存しないＴＴＬレベルを前提にして
決定されるのに対し、上記の第１の遅延時間は入力がＣ
ＭＯＳレベルであって波形のなまりが外部容量に大きく
依存するため、ＬＳＩテスタで試験をする際の容量（仮
に６０ｐＦ）を前提にして決定されている。

ここで、外部容量と上記の伝搬時間との具体的数値例と
しては次表に示す如くになる。

表２ しかし、この双方向バッファ回路を有するＬＳｒが顧客
側で実際に搭載されるシステムボード等の容量は、ＬＳ
Ｉテスタで試験をする際の容量と異なることが多い。従
って、メーカ側の出荷試験による伝搬時間の規格値が８
．４ｎｓであっても、顧客側で搭載したシステムボード
上において外部容量が例えば２００ｐＦであったときは
表２かられかるように、実際の伝搬時間は１６．４ｎｓ
と規格値より８ｎｓも長くなり、許容される範囲を越え
てしまうという問題があった。

また、表１の■、■に示したように、従来回路ではバス
衝突時にはデータの論理値が不定となり、ノイズが発生
するという問題もあった。

本発明は上記の点に鑑みてなされたもので、外部容伝に
依存することなく伝搬時間の設定ができ、またバス衝突
時に半導体集積回路内の出力レベルを決定できると共に
ノイズの発生を防止することができる双方向バッファ回
路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。同図中、第３
図と同一構成部分には同一符号を付し、その説明を省略
する。本発明は出力バッファ回路１１と入力バッファ回
路２０とが入出力端子１３に共通に接続された双方向バ
ッファ回路において、第１図に示すように、入カバツフ
７回路２０内に第１のゲート回路２１と第２のゲート回
路２２とを設け、出力バッファ回路１１の動作制御信号
Ｃで第１及び第２のゲート回路２１及び２２の動作制御
も行なうようにしたものである。

ここで、第１のゲート回路２１は出力モード時に第１の
データ八を入カバツフ７回路２０内に通過させる。また
第２のグー１−回路２２は第３のデータＥを入力モード
時に入カバソファ回路２０の出力端へ通過させる。

〔作用〕

出力モード峙には出力バッファ回路１１の人力データで
ある第１のデータが出力バッファ回路１１と入力バッフ
ァ回路２０とを順次経由して第３のデータＸとして取り
出されるが、このとき上記の第１のゲート回路２１が出
力バッファ回路１１内で分岐した第１のデータ八を入力
バッファ回路２０内へ導くようにしている。このため、
従来は一旦入出力端子１３へ出力されたデータを入力バ
ッファ回路２０へ入力する構成としていたのに対し、本
発明は第２のゲート回路２２が遮断状態とされ、かつ、
入出力端子１３へ取り出される前の第１のデータを出力
バッファ回路１１内で分岐して入力バッファ回路２０に
入力する構成としているから、伝搬時間は入出力端子１
３に接続される外部容徹に依存しない。

また、出力モード時には第２のゲート回路２２が遮断状
態とされるから、バス衝突が起っても第２のデータＥの
論理値に無関係となり、第３のデータＸの論理値は第１
のデータの論理値によって決定されることになる。

〔実施例〕

第２図は本発明の一実施例の回路図を示す。同図中、第
１図及び第４図と同一構成部分には同一符号を付し、そ
の説明を省略する。第２図において、Ｐ２及びＮ２は夫
々ドレイン同士、ソース同士が接続されたＰチャンネル
Ｍ　ＯＳ　ｙｓ１電界効果トランジスタとＮチャンネル
ＭＯ３型電界効果トランジスタで、前記第１のゲート回
路２１に相当するトランスミッションゲートを構成して
いる。

また、Ｐ３及びＮ３も同様にトランスミッションゲート
を構成するＰチャンネルＭＯ８型電界効果トランジスタ
とＮチャンネルＭＯ８型電界効果トランジスタで、これ
らは前記第２のゲート回路２２に相当する。

トランジスタＰ２及びＮ２の各ドレインと各ソースはＮ
ＡＮＤ回路１４の出り端とインバータ１８の入力端とに
夫々接続され、またトランジスタＰ３及びＮ３の各ドレ
インと各ソースはインバータ１７の出力端とインバータ
１８の入力端とに夫々接続されている。また、トランジ
スタＮ２及びＰ３の各ゲートに制御信号Ｃが入力され、
トランジスタＮ３及びＰ２の各ゲートには制御信号Ｃを
インバータ１６で反転して得た！ＩＩＩ信号が入力され
る。

次に本実施例の動作について説明する。

■出力モード時 制御信号Ｃは論理値“１”であり、これにより前記した
ように内部データＡは出力バフフッ回路１１によりＴＴ
Ｌレベルへの変換を行なわれ、かつ、内部データＡと同
−論理値で入出力端子１３ヘデータＥとして出力される
。

一方、この出力モード時はトランジスタＰ２及びＮ２が
夫々オン、トランジスタＰ３及びＮ３が夫々オフとなる
ため、ＮＡＮＤ回路１４から取り出された内部データへ
の位相反転データＡは分岐されてトランジスタＰ２及び
Ｎ２からなるトランスミッションゲートを通過してイン
バータ１８に入力され、ここで再度位相反転されて内部
データＡと同一の論理値とされ、第３のデータＸとして
ＬＳＩ内部へ伝送される。

従って、本実施例によれば、第３のデータＸはＴＴＬレ
ベルに変換された第２のデータＥから生成されるのでは
なく、ＣＭＯＳレベルの内部データＸから生成されるた
め、データ八入力時からデータＸ出力時までに要する伝
搬時間はＣＭＯＳレベルでの遅延時間計算で篩用するこ
とができる。

また、本実施例ではデータはトランジスタＰ＋及びＮ１
よりなるＣＭＯＳインバータとインバータ１７の夫々を
通過しないから、従来回路の伝搬時間に比べて伝搬時間
が速くなる（その伝搬時間の値は従来回路の外部容ｆｆ
１ＯｐＦのとぎの伝搬時間よりも小となることが確めら
れた。）。

更に本実施例では出力モード時にはトランジスタＰ３及
びＮ３よりなるトランスミッションゲートがオフであり
、ハイインピーダンスとなるから、インバータ１８の入
力端と入出力端子１３との間が切離され、上記の伝搬時
間は入出力端子１３に接続される外部容量の値に無関係
に常に一定値となる。

■入力モード時 入力モード時は１ＩＩＷＪ信号Ｃの論理値が“０”であ
り、よってトランジスタＰ２及びＮ２が夫々オフ、トラ
ンジスタＰ３及びＮ３が夫々オンとなる。

また、従来回路と同様にトランジスタＰ１及びＮ１が夫
々オフとなる。

従って、この入力モード時にはトランジスタＰ２及びＮ
２よりなるトランスミッションゲートがオフとされ、Ｎ
ＡＮＤ回路１４の出力データがインバータ１８へ入力さ
れないようにすると共に、トランジスタＰ＋及びＮ１か
らなる回路の出力端がハイインピーダンスとなるため、
入出力端子１３に入力された外部からのＴ　Ｔ　ルベル
のデータＥはインバータ１７→トランジスタＰ３及びＮ
３よりなるトランスミッションゲート→インバータ１８
の経路で伝送され、同じ論理値でＣＭＯＳレベルに変換
されたデータＸとしてＬＳＩ内部回路へ入力される。

■バス衝突時 制御信号Ｃの論理値が“１″であるときであって、内部
データＡの論理値と外部入力データＥの論理値とが異な
るときはバス衝突となる。しかして、本実施例によれば
、論理値“１”の制御信号ＣによってトランジスタＰ３
及びＮ３からなるトランスミッションゲートがオフとさ
れているから、外部入力データＥはこのトランスミッシ
ョンゲートにより入カパッファ回路２０内の後段のイン
バータ１８への入力が阻止される。

従って、上記のインバータ１８には前記した出力モード
と同様にＮＡＮＤ回路１４から取り出されたデータＡだ
けがトランジスタＰ２及びＮ２よりなるトランスミッシ
ョンゲートを介して入力されることとなる。このため、
バス衝突時にはインバータ１８の出力データＸは外部入
力データＥと無関係に常に内部データ八と同−論理値と
なり、またノイズも発生しない。

以上の３つのモードにおける本実施例の各部のデータの
論理値関係をまとめると次式に示す如くになる。

表３ 伝搬時間も従来に比べて短かくすることができ、更にバ
ス衝突時は第３のデータの論理値を第１のデータの論理
値によって決定されるようにしたため、バス衝突時には
従来用３のデータが不定になることによって発生してい
たノイズの発生を未然に防止することができる等の数々
の優れた特長を有するものである。

表３を表１と比較するとわかるように、本実施例では■
及び■で示したバス衝突時におけるデータＸの論理値が
内部データＡのそれと同一となり、ノイズが発生しない
改善結束が得られる。

〔発明の効果〕

上述の如く、本発明によれば、出力モード時に第１のデ
ータを出力バッファ回路と入力バッファ回路に順次経由
して第３のデータとして生成出力するに際し、第１のデ
ータ入力から第３のデータ出力までの伝搬時間を入出力
端子に接続される容量に無関係な一定値にすることがで
き、またその

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の回路図、 第３図は双方向バッファ回路の構成図、第４図は従来の
一例の回路図である。 図において、 １１は出力バッファ回路、 １２は入力バッファ回路、 １３は入出力端子、 ２０は入力バッファ回路、 ２１は第１のゲート回路、 ２２は第２のゲート回路、 Ａは第１のデータ（内部データ）、 Ｅは第２のデータ（外部データ）、 Ｘは第３のデータ（内部データ）、 Ｃは制御信号 を示す。 特許出願人　富　士　通　株式会社 代　理　人　弁理士　伊　東　忠　愚 問

Claims (1)

1. 【特許請求の範囲】 第１のデータ（Ａ）をレベル変換して入出力端子（１３
   ）へ出力する出力バッファ回路（１１）と、該入出力端
   子（１３）における第２のデータ（Ｅ）が供給されこれ
   を第３のデータ（Ｘ）に変換して出力する入力バッファ
   回路（２０）とよりなり、該出力バッファ回路（１１）
   の動作を制御信号（Ｃ）により制御して出力モード又は
   入力モードに切換える双方向バッファ回路において、前
   記出力バッファ回路（１１）内から分岐して取り出した
   前記第１のデータ（Ａ）を前記入力バッファ回路（２０
   ）内へ通過させるか又は遮断する第１のゲート回路（２
   １）と、 前記入力バッファ回路（２０）に入力された前記第２の
   データ（Ｅ）を該入力バッファ回路（２０）の出力端へ
   通過させるか又は遮断する第２のゲート回路（２２）と
   を前記入力バッファ回置（２０）に設け、 前記制御信号（Ｃ）により出力モードを設定したときは
   前記第１及び第２のゲート回路（２１、２２）のうち該
   第１のゲート回路（２１）の方を信号通過状態に制御し
   、入力モードを設定したときは該第２のゲート回路（２
   ２）の方を信号通過状態に制御することを特徴とする双
   方向バッファ回路。