JPH0219508B2 - - Google Patents
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- JPH0219508B2 JPH0219508B2 JP56195259A JP19525981A JPH0219508B2 JP H0219508 B2 JPH0219508 B2 JP H0219508B2 JP 56195259 A JP56195259 A JP 56195259A JP 19525981 A JP19525981 A JP 19525981A JP H0219508 B2 JPH0219508 B2 JP H0219508B2
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Techniques For Improving Reliability Of Storages (AREA)
Description
(1) 発明の技術分野
本発明は、ベクトル処理装置からのアクセス要
求を処理する記憶制御装置のアクセス制御方式に
関し、特にアドレス保護例外もしくはアドレス指
定例外に効果的に対処しようとするものである。
(2) 技術の背景
ベクトルＡ＝a0，a1，a2，……，Ｂ＝b0，b1，
b2，……の加算Ａ＋Ｂ＝a0＋b0，a1＋b1，a2＋b2
……、乗算Ａ×Ｂ＝a0×b0，a1×b1，a2×b2，…
…などを実行する処理システムはベクトルエレメ
ント長（a0，a1……などの個数）で指定された量
だけのアクセス要求を出しながらデータ転送を実
行するベクトル処理装置、および該アクセス要求
に従つて複数台の記憶装置に対して書込み制御お
よび読出し制御を行う記憶制御装置を備える。
かゝる処理システムでは、ベクトル命令の実行の
ためのアクセスでアドレス保護例外（アクセスを
許可していない領域に対してアクセスする）が生
じたり、あるいはベクトル命令の主記憶オペラン
ドをアクセスするに際して行なうアドレス変換で
アドレス指定例外が発生する、つまりアドレス変
換後の実アドレスが実装記憶装置アドレス以外の
アドレスを示すことがある。
第１図においてベクトル処理装置VPは、命令
制御部１−１、ベクトルレジスタ１−２、アクセ
ス要求部１−３、アクセス処理部１−５等の制御
系および加算、乗算などの演算系１−４を備える
が、アクセス要求部１−３は概略第２図のように
構成される。同図において、１は図示せぬ命令制
御部からの論理アドレスを実アドレスに変換する
RAM（ランダムアクセスメモリ）を用いたトラ
ンスレータ、２は該実アドレスを取り込むトラン
スレーシヨンレジスタ（TRR）、３はアドレスバ
スレジスタ（ABR）である。レジスタ２，３は
例えば16ビツトで構成され、保護例外のチエツク
にはレジスタ２の第１３〜15ビツトとレジスタ３
の第１〜３ビツトが比較され、これらが一致しな
ければ保護例外となる。さらにレジスタ２の第11
ビツトがオンである有効条件を必要とする。一
方、アドレス指定例外のチエツクにはレジスタ２
の第０〜第12ビツトとレジスタ３の第０〜第15ビ
ツトのうち必要なものが用いられ、記憶装置の実
装容量に応じた判定がなされる。つまり、不表に
示すように記憶装置の実装容量（MBはメガバイ
ト）が減少するにつれレジスタ２の上位ビツトは
次第に使用されなくなる。例えば256MBでは上
位側は第４ビツトまで使うが、128MBでは第４
ビツトを使わず、また64MBでは第４、第５ビツ
トを使わない。
(1) Technical Field of the Invention The present invention relates to an access control method for a storage control device that processes access requests from a vector processing device, and is particularly intended to effectively deal with address protection exceptions or addressing exceptions. (2) Technical background Vector A = a 0 , a 1 , a 2 , ..., B = b 0 , b 1 ,
Addition of b 2 , ... A+B = a 0 + b 0 , a 1 + b 1 , a 2 + b 2
..., multiplication A×B=a 0 ×b 0 , a 1 ×b 1 , a 2 ×b 2 ,…
The processing system that executes ... etc. is a vector processing device that executes data transfer while issuing access requests of the amount specified by the vector element length (number of a 0 , a 1 ..., etc.), and The storage controller includes a storage control device that performs write control and read control for a plurality of storage devices.
In such processing systems, an address protection exception (accessing an area to which access is not permitted) occurs when accessing to execute a vector instruction, or an address protection exception occurs when accessing the main memory operand of a vector instruction. Addressing exceptions may occur during translation, that is, the real address after address translation may point to an address other than the on-board storage address. In FIG. 1, the vector processing device VP includes a control system such as an instruction control unit 1-1, a vector register 1-2, an access request unit 1-3, an access processing unit 1-5, and an arithmetic system 1- such as addition and multiplication. The access request unit 1-3 is generally configured as shown in FIG. In the figure, 1 converts a logical address from an instruction control unit (not shown) into a real address.
A translator using RAM (random access memory), 2 a translation register (TRR) that takes in the real address, and 3 an address bus register (ABR). Registers 2 and 3 are composed of 16 bits, for example, and the 13th to 15th bits of register 2 and register 3 are used to check for protection exceptions.
The first to third bits of the data are compared, and if they do not match, a protection exception occurs. Furthermore, the 11th register of register 2
Requires a valid condition where the bit is on. On the other hand, register 2 is used to check for addressing exceptions.
Of the 0th to 12th bits of the register 3 and the 0th to 15th bits of the register 3, necessary ones are used, and a determination is made according to the installed capacity of the storage device. In other words, as the storage capacity (MB stands for megabytes) decreases, the upper bits of register 2 gradually become unused, as shown in detail below. For example, with 256MB, the upper bit is used up to the 4th bit, but with 128MB, the 4th bit is used.
No bits are used, and the 4th and 5th bits are not used for 64MB.
【表】
上表のように本来“０”であるべきビツトが
“１”に反転していることでアドレス指定例外を
検知できる。
(3) 従来技術と問題点
従来は上述した保護例外またはアドレス指定例
外が発生するとアクセス要求部は記憶制御装置
（MCU）に対してアクセスを中断するとともに、
アクセス要求部からアクセス処理部に対し例外検
出条件を報告し、アクセス処理部においてアクセ
ス要求されたアクセスに対しては動作を保証し、
例外検出されたアクセスに対しては中断処理をす
るため制御が複雑になる欠点が生じていた。
(4) 発明の目的
本発明は、ベクトル命令の実行中にアドレス保
護例外またはアドレス指定例外が生じても処理を
中断することなく、以後のアクセスを全てロード
と見做しアドレスも実在するものに切換えて擬似
的に処理を完結しようとするものである。
(5) 発明の構成
本発明は、ベクトルレジスタを有するベクトル
処理装置からのベクトルエレメント長で指定され
た連続する量のアクセス要求に基づき記憶制御装
置が記憶装置に対する書込み制御および読出し制
御を行なうベクトル命令アクセス制御方式におい
て、該ベクトル処理装置によるベクトル命令の実
行中にアドレス保護例外もしくはアドレス指定例
外が生じたとき該ベクトル処理装置は、該記憶制
御装置に対する例外検出時点以降のすべてのアク
セス要求に例外信号をそのオペレーシヨンコード
の一部として付して送出し、またアドレスもアド
レス例外とならないように変更して送出し、該記
憶制御装置は上記例外信号付きアクセス要求を該
記憶装置に対して全て読出し動作に変更して実行
し、そして該記憶装置から読出したデータを該例
外信号と共に該ベクトル処理装置へ返送するよう
にし、該ベクトル処理装置は該例外信号を受領し
たとき前記ベクトルレジスタをノンオペレーシヨ
ン状態とするように制御して、例外時のアクセス
処理を行うことを特徴とするものである。
(6) 発明の実施例
以下、図示の実施例を参照しながらこれを詳細
に説明する。第３図は本発明の実施例を示す説明
図で、１０はベクトル記憶制御装置（YMCU）、
１１はベクトル処理装置内に設けられたアクセス
処理部、１２は同じくベクトル処理装置内のベク
トルレジスタ（VR）である。同図ａは基本構成
図である。本例では保護例外またはアドレス指定
例外が生ずると第１図のアクセス要求部はその例
外情報をオペコードの一部に入れて記憶制御装置
１０にアクセスする。このとき、アドレスもアド
レス例外とならないように変更して送出する。例
えば表１の“０”ビツトが“１”に反転していて
アドレス指定例外となつたものであれば、該
“１”ビツトを“０”に戻して送出する。これに
対する記憶制御装置１０はアクセス処理部１１に
送出するデータ転送信号DTWに例外信号を付
す。データ転送信号DTWはアクセス要求に対応
したロード（MSUからの読取り）データの送出
要求信号かストア（MSUへの書込み）データの
要求信号のいずれかであり、通常動作との差は例
外信号が付加されるか否かである。そして、この
例外信号が付加されるとアクセス処理部１１は例
外時処理をする。これを第３図ｂ，ｃで説明す
る。
ｂはDTWがロードデータの送出要求信号の場
合である。通常動作で例外信号がなければ記憶装
置から読出した新しいデータをレジスタ１２に書
込む。しかし、例外処理では該記憶装置から前述
のアドレスによる読出しは行なうが、これをレジ
スタ１２には書込まず（前のデータのままとして
おく）、ノンオペレーシヨンとしておく。これに
対しｃはDTWがストアデータの要求信号の場合
である。通常動作ではアクセス処理部１１はレジ
スタ１２内のデータを読出しこれを記憶装置
（MSU）にストアしようとするが、例外信号が付
されているとレジスタ１２からの読出しは行なわ
ない。そして、記憶装置に対してはDTWがスト
ア（書込み）要求であるにも拘わらずロード（読
出し）制御をする。
上述した例外処理では結局記憶装置に対する制
御は全て読出しになる。これは如何なるデータを
読出すかに意味があるのではなく、例外発生以降
のアクセスをあたかも通常動作が行なわれている
様に完結させてしまおうとするものである。この
意味からアクセスは記憶装置の内容破壊を伴わな
いロードに限られ、内容破壊を伴なうストアは一
切禁止される。
(7) 発明の効果
以上述べたように本発明によれば、ベクトル命
令実行中に発生した保護例外、アドレス指定例外
によつて、命令が途中で中断されることなく擬似
的に通常と同じ動作で実行されるので、制御が容
易である。つまり、中断処理のための特別なハー
ドを設ける必要がなく、単にノンオペレーシヨン
として制御することにより実現できる。[Table] As shown in the table above, an addressing exception can be detected when a bit that should originally be "0" is inverted to "1". (3) Prior art and problems Conventionally, when the above-mentioned protection exception or addressing exception occurs, the access request unit interrupts access to the memory control unit (MCU), and
The access request unit reports the exception detection conditions to the access processing unit, and the access processing unit guarantees operation for the requested access.
This method has the disadvantage that control becomes complicated because interruption processing is performed for accesses in which an exception is detected. (4) Purpose of the Invention The present invention does not interrupt processing even if an address protection exception or address specification exception occurs during the execution of a vector instruction, and treats all subsequent accesses as loads so that the address also exists. This is an attempt to complete the process in a pseudo manner by switching. (5) Structure of the Invention The present invention provides a vector instruction in which a storage control device performs write control and read control to a storage device based on a continuous amount of access requests specified by a vector element length from a vector processing device having a vector register. In an access control method, when an address protection exception or an addressing exception occurs during the execution of a vector instruction by the vector processing device, the vector processing device sends an exception signal to all access requests to the storage control device after the exception is detected. is attached as part of the operation code, and the address is also changed and sent so that it does not become an address exception, and the storage control device reads out all access requests with exception signals to the storage device. the operation is modified and executed, and the data read from the storage device is returned to the vector processing device along with the exception signal, and the vector processing device sets the vector register to non-operation when receiving the exception signal. This feature is characterized in that it performs access processing in the event of an exception by controlling the state to be in the state. (6) Embodiments of the invention Hereinafter, the invention will be described in detail with reference to illustrated embodiments. FIG. 3 is an explanatory diagram showing an embodiment of the present invention, in which 10 is a vector memory control unit (YMCU);
11 is an access processing unit provided within the vector processing device, and 12 is a vector register (VR) also provided within the vector processing device. Figure a is a basic configuration diagram. In this example, when a protection exception or an addressing exception occurs, the access request unit shown in FIG. 1 accesses the storage control device 10 by including the exception information as part of the operation code. At this time, the address is also changed and sent so as not to cause an address exception. For example, if the "0" bit in Table 1 is inverted to "1" and an addressing exception occurs, the "1" bit is returned to "0" and sent. In response to this, the storage control device 10 adds an exception signal to the data transfer signal DTW sent to the access processing section 11. The data transfer signal DTW is either a load (read from MSU) data transmission request signal or a store (write to MSU) data request signal corresponding to an access request, and the difference from normal operation is that an exception signal is added. The question is whether it will be done or not. When this exception signal is added, the access processing unit 11 performs exceptional processing. This will be explained with reference to FIGS. 3b and 3c. b is a case where DTW is a load data transmission request signal. If there is no exception signal during normal operation, new data read from the storage device is written into the register 12. However, in the exception processing, although reading is performed from the storage device at the aforementioned address, this is not written to the register 12 (previous data remains as it is), and is treated as a non-operation. On the other hand, c is a case where DTW is a request signal for store data. In normal operation, the access processing unit 11 attempts to read data in the register 12 and store it in the storage device (MSU), but does not read data from the register 12 when an exception signal is attached. Then, even though the DTW is a store (write) request to the storage device, load (read) control is performed. In the above-mentioned exception handling, all control over the storage device ends up being read. This does not mean that there is any meaning in what data is read, but rather, the purpose is to complete the access after the occurrence of an exception as if it were a normal operation. In this sense, access is limited to loads that do not destroy the contents of the storage device, and stores that involve destruction of the contents are completely prohibited. (7) Effects of the Invention As described above, according to the present invention, even if a protection exception or an addressing exception occurs during the execution of a vector instruction, the instruction is not interrupted midway and the operation is pseudo-normal. It is easy to control. In other words, there is no need to provide special hardware for interruption processing, and it can be realized simply by controlling it as a non-operation.
第１図および第２図はベクトル処理装置とその
アクセス要求部の説明図、第３図は本発明の一実
施例を示す説明図である。
図中、YMCUは記憶制御装置、VRはベクトル
レジスタである。
1 and 2 are explanatory diagrams of a vector processing device and its access request unit, and FIG. 3 is an explanatory diagram showing an embodiment of the present invention. In the figure, YMCU is a storage control unit and VR is a vector register.
Claims (1)
からのベクトルエレメント長で指定された連続す
る量のアクセス要求に基づき記憶制御装置が記憶
装置に対する書込み制御および読出し制御を行な
うベクトル命令アクセス制御方式において、該ベ
クトル処理装置によるベクトル命令の実行中にア
ドレス保護例外もしくはアドレス指定例外が生じ
たとき該ベクトル処理装置は、該記憶制御装置に
対する例外検出時点以降のすべてのアクセス要求
に例外信号をそのオペレーシヨンコードの一部と
して付して送出し、またアドレスもアドレス例外
とならないように変更して送出し、該記憶制御装
置は上記例外信号付きアクセス要求を該記憶装置
に対して全て読出し動作に変更して実行し、そし
て該記憶装置から読出したデータを該例外信号と
共に該ベクトル処理装置へ返送するようにし、該
ベクトル処理装置は該例外信号を受領したとき前
記ベクトルレジスタをノンオペレーシヨン状態と
するように制御して、例外時のアクセス処理を行
うことを特徴とするベクトル命令アクセス制御方
式。1. In a vector instruction access control method in which a storage control device performs write control and read control to a storage device based on a continuous amount of access requests specified by a vector element length from a vector processing device having a vector register, the vector processing device When an address protection exception or addressing exception occurs during the execution of a vector instruction, the vector processing device will send an exception signal as part of its operation code to all access requests to the storage control device after the exception is detected. The storage control device changes the access request with the exception signal into a read operation for the storage device and executes the access request with the exception signal. The data read from the storage device is returned to the vector processing device together with the exception signal, and the vector processing device controls the vector register to be in a non-operation state when receiving the exception signal. A vector instruction access control method characterized by performing access processing in the event of an exception.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195259A JPS5897770A (en) | 1981-12-04 | 1981-12-04 | Access controlling system for vector instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195259A JPS5897770A (en) | 1981-12-04 | 1981-12-04 | Access controlling system for vector instruction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897770A JPS5897770A (en) | 1983-06-10 |
| JPH0219508B2 true JPH0219508B2 (en) | 1990-05-02 |
Family
ID=16338154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195259A Granted JPS5897770A (en) | 1981-12-04 | 1981-12-04 | Access controlling system for vector instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897770A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103482A (en) * | 1983-10-24 | 1985-06-07 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Data processor having vector processing capacity |
| JPS60136872A (en) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | Vector processor |
| CN112054482B (en) * | 2020-08-06 | 2022-05-06 | 三峡大学 | Converter transformer zero sequence differential protection anti-misoperation method based on DTW algorithm |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533746A (en) * | 1976-07-01 | 1978-01-13 | Fujitsu Ltd | Memory control system |
-
1981
- 1981-12-04 JP JP56195259A patent/JPS5897770A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS533746A (en) * | 1976-07-01 | 1978-01-13 | Fujitsu Ltd | Memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897770A (en) | 1983-06-10 |
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