JPH0219044A - Phase adjustment circuit - Google Patents
Phase adjustment circuitInfo
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- JPH0219044A JPH0219044A JP63169836A JP16983688A JPH0219044A JP H0219044 A JPH0219044 A JP H0219044A JP 63169836 A JP63169836 A JP 63169836A JP 16983688 A JP16983688 A JP 16983688A JP H0219044 A JPH0219044 A JP H0219044A
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- data
- phase
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相調整回路に関し、特にシリアルデータを取
り込む際のシリアルデータと取り込みクロックとの位相
調整に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a phase adjustment circuit, and more particularly to phase adjustment between serial data and an acquisition clock when acquiring serial data.
従来、シリアルデータをクロックで取り込む場合には、
シリアルデータを送出する側がシリアルデータとクロッ
クを一定の位相関係に保って送出し、受け取る側はなん
らタイミングの調整をしていなかった。Conventionally, when capturing serial data using a clock,
The side sending out serial data kept the serial data and clock in a fixed phase relationship, and the side receiving it did not make any timing adjustments.
上述した従来のシリアルデータの取り込みは、受取り側
でタイミング調整をしていない場合、配線遅延等により
位相関係が変化してしまった時に、そのシリアルデータ
の取り込みを失敗するという欠点がある。また、シリア
ルデータを送出する側と受け取る側とでは、同一クロッ
クでなければ、受け取れないという欠点がある。The above-described conventional serial data acquisition has the disadvantage that if timing is not adjusted on the receiving side, the serial data acquisition will fail when the phase relationship changes due to wiring delay or the like. Another drawback is that serial data cannot be received unless the serial data is sent using the same clock on the sending and receiving sides.
本発明の位相調整回路の構成は、クロックの位相を逆転
させる位相反転回路と、前記クロックの位相を調整する
遅延回路及び選択回路と、シリアルデータを前記クロッ
クで受け取る為のシフトレジスタと、このシフトレジス
タの出力を受け取り、その内容を内部保持データと比較
し、その結果に基づいて前記位相反転回路及び前記選択
回路の制御を行なうマイクロコンピュータ制御手段を有
し、予め予定したシリアルデータを受け取って正しく受
信できるタイミングに前記クロックの位相を調整する様
にした事を特徴とする。The phase adjustment circuit of the present invention includes a phase inversion circuit that inverts the phase of a clock, a delay circuit and a selection circuit that adjusts the phase of the clock, a shift register for receiving serial data using the clock, and a shift register for receiving serial data using the clock. It has a microcomputer control means that receives the output of the register, compares the contents with internally held data, and controls the phase inversion circuit and the selection circuit based on the result, and receives pre-scheduled serial data and corrects it. It is characterized in that the phase of the clock is adjusted to a timing that allows reception.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の位相調整回路の一実施例のブロック図
であり、1はマイクロコンピュータ、2はシフトレジス
タ、3は選択回路、4は遅延回路、5は位相反転回路の
排他的論理和(EX−OR回路)である。FIG. 1 is a block diagram of an embodiment of the phase adjustment circuit of the present invention, in which 1 is a microcomputer, 2 is a shift register, 3 is a selection circuit, 4 is a delay circuit, and 5 is an exclusive OR of a phase inversion circuit. (EX-OR circuit).
シリアルデータaは、図示されていない外部回路からの
入力でシフトレジスタ2に接続されると共に、図示され
ていない外部回路(データの受け取り回路)に送出され
る。Serial data a is input from an external circuit (not shown) and is connected to the shift register 2, and is also sent to an external circuit (data receiving circuit), not shown.
入力クロックbは、図示されていない外部回路からの入
力で、マイクロコンピュータ1のクロック極性選択信号
でと共に、EX−OR回路らに接続されてクロックlを
送出する。The input clock b is an input from an external circuit (not shown), and is connected to the clock polarity selection signal of the microcomputer 1 as well as to the EX-OR circuit to send out the clock l.
クロックiは遅延回路4及び選択回路3に接続される。Clock i is connected to delay circuit 4 and selection circuit 3.
遅延回路4はクロックiの位相を遅らせ、その遅れ時間
の大きさ別に遅延クロックg、遅延クロックhを発生し
て選択回路3に送出する。The delay circuit 4 delays the phase of the clock i, generates a delayed clock g and a delayed clock h according to the magnitude of the delay time, and sends them to the selection circuit 3.
選択回路3はマイクロコンピュータ1からの位相選択信
号dにより、クロックi、遅延クロックg遅延クロック
hのうちの1つを選択して出力クロックCを送出する。The selection circuit 3 selects one of the clock i, the delayed clock g, and the delayed clock h according to the phase selection signal d from the microcomputer 1, and outputs the output clock C.
出力クロックCはシフトレジスタ2に接続されると共に
、図示されていない外部回路(データの受け取り回路)
に送出される。The output clock C is connected to the shift register 2 and also to an external circuit (data receiving circuit) not shown.
will be sent to.
シフトレジスタ2は、出力クロックCで、シリアルデー
タaをパラレルデータにする。マイクロコンピュータバ
スeは、シフトレジスタ2の出力でマイクロコンピュー
タ1に接続されている。Shift register 2 converts serial data a into parallel data using output clock C. The microcomputer bus e is connected to the microcomputer 1 at the output of the shift register 2.
まず、上位回路からマイクロコンピュータ1に、位相調
整スタート信号jによりスタート信号が送出され、マイ
クロコンピュータ1は位相選択信号d及びクロック極性
選択信号fを送出して入力クロックbの極性及び遅延時
間の初期設定を行なう。First, a start signal is sent from the host circuit to the microcomputer 1 using a phase adjustment start signal j, and the microcomputer 1 sends a phase selection signal d and a clock polarity selection signal f to determine the polarity of the input clock b and the initial delay time. Make settings.
シリアルデータaに予めマイクロコンピュータ1の内部
レジスタに格納しである8とットデータと同じデータパ
ターン、例えば、“10001000″等のくり返しパ
ターンを入力する。シフトレジスタ2において、選択回
路3でマイクロコンピュータ1によって選択された出力
クロックCに依りシリアルデータaをパラレル変換する
。マイクロコンピュータ1は、シフトレジスタ2の出力
であるマイクロコンピュータバスeを通して、その変換
されたパラレルデータを取り込み、あらかじめ格納され
ているデータと比較する。この時、マイクロコンピュー
タ1のデータをシフトして比較しても、又パラレルデー
タをシフトして比較しても良い。The same data pattern as the 8-bit data previously stored in the internal register of the microcomputer 1, for example, a repeating pattern such as "10001000" is input as the serial data a. In the shift register 2, serial data a is converted into parallel data according to the output clock C selected by the microcomputer 1 in the selection circuit 3. The microcomputer 1 takes in the converted parallel data through the microcomputer bus e, which is the output of the shift register 2, and compares it with previously stored data. At this time, the data of the microcomputer 1 may be shifted and compared, or the parallel data may be shifted and compared.
データの取り込み及び比較動作を数回性ない、行なった
回数全てにおいて一致していれば、確実なデータの取り
込みができると認識して極性及び遅延時間の設定値を固
定する。もし、一致しなければ、位相選択信号d又はク
ロック極性選択信号fを変化させて比較動作を行なう0
以上の動作を行なって安定にデータを取り込める位相に
クロックを調整する。If data acquisition and comparison operations are performed several times, but if they match all the times, it is recognized that data can be reliably acquired, and the set values of polarity and delay time are fixed. If they do not match, a comparison operation is performed by changing the phase selection signal d or clock polarity selection signal f.
By performing the above operations, the clock is adjusted to a phase that allows stable data capture.
以上説明したように本発明は、外部からのシリアルデー
タの取り込みの為のシリアルデータとクロックとの位相
関係を考えなくても、自動的にクロックの位相調整を行
なって確実なデータの取り込みができる効果がある。ま
た、シリアルデータ送出側のクロックでなくても、クロ
ック周期が同じであれば、位相調整を行なってシルアル
データを確実に受け取れるタイミングにクロックを調整
する事ができる効果がある。As explained above, the present invention can automatically adjust the phase of the clock and reliably capture data without having to consider the phase relationship between the serial data and the clock to capture serial data from the outside. effective. Furthermore, even if the clock is not the one on the serial data sending side, if the clock cycle is the same, the clock can be adjusted to the timing at which the serial data can be reliably received by performing phase adjustment.
第1区は本発明の位相調整回路の一実施例のブロック図
である。
a・・・シリアルデータ、b・・・入力クロック、C・
・・出力クロック、d・・・位相選択信号、e・・・マ
イクロコンピュータバス、f・・・クロック極性選択信
号、g、h・・・遅延クロック、i・・・クロック、j
・・・位相調整スタート信号、1・・・マイクロコンピ
ュータ、2・・・シフトレジスタ、3・・・選択回路、
4・・・遅延回路、5・・・EX〜OR回路。The first section is a block diagram of an embodiment of the phase adjustment circuit of the present invention. a... Serial data, b... Input clock, C...
...Output clock, d...Phase selection signal, e...Microcomputer bus, f...Clock polarity selection signal, g, h...Delayed clock, i...Clock, j
... Phase adjustment start signal, 1... Microcomputer, 2... Shift register, 3... Selection circuit,
4...Delay circuit, 5...EX~OR circuit.
Claims (1)
ックの位相を調整する遅延回路及び選択回路と、シリア
ルデータを前記クロックで受け取る為のシフトレジスタ
と、このシフトレジスタの出力を受け取り、その内容を
内部保持データと比較し、その結果に基づいて前記位相
反転回路及び前記選択回路の制御を行なうマイクロコン
ピュータ制御手段を有し、予め予定したシリアルデータ
を受け取って正しく受信できるタイミングに前記クロッ
クの位相を調整する様にした事を特徴とする位相調整回
路。A phase inversion circuit that inverts the phase of the clock, a delay circuit and a selection circuit that adjusts the phase of the clock, a shift register that receives serial data using the clock, and receives the output of this shift register and stores its contents internally. It has a microcomputer control means that compares it with the held data and controls the phase inversion circuit and the selection circuit based on the result, and adjusts the phase of the clock to a timing that can receive pre-scheduled serial data and correctly receive it. A phase adjustment circuit characterized by the following characteristics:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63169836A JPH0219044A (en) | 1988-07-06 | 1988-07-06 | Phase adjustment circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63169836A JPH0219044A (en) | 1988-07-06 | 1988-07-06 | Phase adjustment circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0219044A true JPH0219044A (en) | 1990-01-23 |
Family
ID=15893822
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63169836A Pending JPH0219044A (en) | 1988-07-06 | 1988-07-06 | Phase adjustment circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0219044A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5333983A (en) * | 1991-04-26 | 1994-08-02 | Daifuku Co., Ltd. | Rack arrangement |
FR2722355A1 (en) * | 1994-06-06 | 1996-01-12 | Ricoh Kk | Data transfer communication circuit for CPU's in image forming appts. |
US5724615A (en) * | 1994-06-06 | 1998-03-03 | Ricoh Company, Ltd. | Communication circuit receiving data selectably synchronized to the rising or falling edge of a timing signal provided from the data source |
-
1988
- 1988-07-06 JP JP63169836A patent/JPH0219044A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5333983A (en) * | 1991-04-26 | 1994-08-02 | Daifuku Co., Ltd. | Rack arrangement |
FR2722355A1 (en) * | 1994-06-06 | 1996-01-12 | Ricoh Kk | Data transfer communication circuit for CPU's in image forming appts. |
US5724615A (en) * | 1994-06-06 | 1998-03-03 | Ricoh Company, Ltd. | Communication circuit receiving data selectably synchronized to the rising or falling edge of a timing signal provided from the data source |
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