JPH02186464A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明はメモリアクセス制御方式に関し、特に命令処理
装置や入出力処理装ぼ、記憶制御袋ぼがバス形式で接続
された情報処理装置のメモリスルーブツトを高めるのに
好適な、メモリアクセス制御方式に関する。 〔従来の技術１ まずメモリアクセスの要求元となる命令処理装置や入出
力処理装［（以下、これらを総称してリクエスタと言う
）と、記憶制御装置とがバス形式で接続された情報処理
装置におけるメモリアクセス手順について述べる。 第２図（ａ）は従来のメモリアクセス手順におけるリー
ド要求の手順を示したものである。リクエスタは、バス
アクセス権の仲裁を行うバスアービタにバス権要求信号
ＢｕＳＲＥＩＪを送る。これを受けたバスアービタはバ
スの空きを待ち、複数のリクエスタからのＢＵＳＲＨｕ
信号の中から、予め決められた優先順位に従って、１つ
のリクエスタにバス権要求受付信号ＢＵＳＡＣＰを送る
。　ＢＵＳＡＣＰ信号を受信したリクエスタは、バスに
メモリアクセス要求の詳細情報として、例えば、メモリ
アドレスＳＡＢ　、リード要求かライト要求かの区別信
号、データ長、ライト要求の場合はライトデータ等を送
出する。 記憶制御装置（以下、ＳＣＵという、ここでは４ウエイ
・インタリーヴ構成を仮定する）はバスから上述の詳細
情報を受信し、ｗａｙ　Ｏ〜３においてメモリアクセス
手順を起動する。メモリアクセス手順が終了すると、Ｓ
Ｃ口はバスに、終了通知信号と終了の詳細情報を送出し
、リクエスタはこれを受信する。詳細情報は、例えば、
リード要求の場合はリードデータ（ＳＤＢバス上のり、
〜ＯＳ＞等である。 第２図（ａ）の破線で示すＳＡＢは、次に処理されるリ
ード要求を示している。従来のｓｃＵは、バス仲裁が終
了して一つのリクエスタがバス権を獲得すると、そのメ
モリ読出しまたは書込みが完了するまでバス権を放さず
、次のアクセス要求は受付けられなかった。このように
、バス転送の最初からバス転送の結果を返すまで、バス
の専有を続けることが、メモリスルーブツト向上を阻み
、また、装置全体の性能向上のネックとなっていた。 上述の如き欠点を除去し、第２図（ｂ）の破線で示すタ
イミングで次の要求を処理する方式として。 特開昭５５−９７６５５号公報「メモリアクセス方式」
に開示された技術が知られている。この技術は。 ＳＣＵとリクエスタ内部に、それぞれ、複数個のバッフ
ァを持ち、これにバスアクセス情報を保持し。 ＳＣＵがメモリアクセスを行っている間に１次のリクエ
ストを受付は可能にしようとするものである。

【発明が解決しようとする課Ｍｌ しかしながら、上記従来技術は、、　ＳＣＵがメモリア
クセスを行っている間に、どのような機構で次のリクエ
ストを受付けるかを明示しておらず、特に、ＳＣＵと複
数のリクエスタ間がバス形式で結合されている場合に必
婆とされるバス権の仲裁については解決されていないた
め、バス形式で結合されている情報処理装置のメモリス
ループットの向上には適用できない。 本発明は上記事情に鑑みてなされたものでその目的とす
るところは、ＳＣＵやＣＰｕがバス形式で接続されてい
る情報処理装置のメモリアクセス制御方式における上述
の如き従来の問題を解消し、Ｓ単なバスインタフェース
を保ちつつ、メモリスルーブツトを向上させるメモリア
クセス制御方式を提供することにある。 ［１１Ｍを解決するための手段］ 上述の目的の内メモリスループットの向上を達成するた
めに本発明では、命令処理装置または入出力処理装置等
のリクエスタと記憶制御装置がバス形式で結合され、バ
スアービタにより前記各装置間におけるバス権の受授を
行う情報処理装置において、前記記憶制御装置内のメモ
リアクセス回路とバスインタフェース回路との間に、バ
ッファ（該バスインタフェース回路で受付けたメモリア
クセス要求とメモリアクセス制御の間のメモリアクセス
待ちバッファ、及び、メモリアクセス回路で処理されリ
クエスタへの転送待ちのメモリアクセス要求とバスイン
タフェース回路との間のバス出力待ちバッファ）を設け
て、該バス出力待ちバッファ内にリクエストが存在する
場合には、該バス出力待ちバッファから前記バスアービ
タへ、前記リクエスタから前記バスアービタへのバス権
要求とは別のバス権要求を出力し、前記バスアービタは
これらバス権要求に基づきバス権受授を行う如く構成し
た。 さらに、前記バス権要求に、バス使用サイクル数を示す
信号、および、バス使用形態を示す信号を付加し、前記
バスアービタはこれら信号に基づきバス権受授を行う如
く構成したことを特徴とするメモリアクセス制御方式に
よってさらに高いバススルーブツトが達成される。 また、バスの制御信号を記憶制御装置にリクエストを転
送する場合（以下スタート系バス手順という）に用いる
スタート系コントロールバスと記憶制御装置からリクエ
ストの処理結果を転送する場合（以下エンド系バス手順
という）に用いるエンド系コントロールバスの２系統設
けることによす、データバスに対する要求が衝突しない
かぎりスタート系、エンド系のバス手順が同時に実行さ
れる如く構成したことを特徴とするメモリアクセス制御
方式はバスの多重度を上げられるのでさらに高いバスス
ループットが達成される。 本発明の上述の目的の内、簡潔なバスインタフェースは
インタリーブ構成された各ウェイの結果出力の同期機構
、より具体的には分解された各ウェイのリクエスト識別
番号が全て揃ったか否かを検出するマツチング機構によ
って達成される。 また、マツチング機構に、構成情報に基づくパス権要求
抑止情報を設けることにより、インタリーブ数を可変に
し、構成変更に対応可能な簡潔なバスインタフェースが
達成される。 （作用） リクエスタからバスアービタへのバス権要求とは別にバ
ス出力待ちバッファからのバス権要求を設け、記憶制御
装置内のバス出力待ちバッファにリクエストが存在する
場合には、記憶制御装置からバスアービタヘバスＭ要求
を送り、パスアービタが記憶制御装置からのバス権要求
と、他のバス権要求とを選択して、バス終了通知信号送
出のためのバス権を得るようにしている。これにより、
メモリアクセス中に次のリクエストが受付けられ。 また、終了通知信号を送出している間に次のメモリアク
セスが開始され、メモリアクセス時間ピッチ（または、
バス転送サイクルピッチ）で、メモリアクセス要求が処
理されることになる。この結果、スルーブツトが大幅に
向上する。上述のバッファは、メモリアクセス待ちまた
はバス出力待ちのリクエスト用のバッファである。この
バッファにより、先行リクエストによりメモリがアクセ
ス中である場合やバスが使用中である場合に、このバッ
ファを利用してリクエストの進行を待たせ。 メモリアクセスやバス転送を独立のステージとして動か
すことが可能になる。また、前記バス権要求に、バス使
用サイクル数の信号、および、バス使用形態を示す信号
を付加することにより、バスアービタは、リクエスタか
ら使用バスタイブと使用バスサイクル数を通知されるの
で、これに基づいてバスアービトレーションを行うこと
ができ。 バスの空きをリクエスト受付時点で予測することが可能
となり５次のリクエストに対して予測した空きサイクル
に対応したＢｔｌＳＡＣＰＯＪ号を送ることができる。 これにより、バス資源の利用が空き次第早いタイミング
で次リクエストを受付けることができるので、バススル
ーブツトがさらに向上する。 なお、上記作用を生むための最も不可欠なものは記憶制
御装置内からのバス権要求信号であり。 これによりバスサイクルとメモリサイクルのステージを
分割することが可能となった。バッファはこのステージ
の動作タイミングをフレキシブルにする働きを持つもの
として重要である。 次にマツチング機構は同期が成立するまで先行して処理
が進んでいるリクエストのバス出力を待たせる働きをす
る。 【実施例１ 以下１本発明の実施例を図面に基づいて詳細に説明する
。 第３図は、本発明の一実施例を示す情報処理装置のブロ
ック構成図である０本実施例に示す情報処理装置は、マ
ルチプロセッサ構成を採用しており、２個の命令処理装
置ＩＰ、　１０−ａ、　ＩＰ、　１０−ｂ、２個の入出
力処理装置ＩＯＰ、　１０−ｃ、　ＩＯＰ、　１０−ｄ
。 １個の記憶制御装置ｍ５ｃｕ　ｉｏｏおよび１個のＲＡ
Ｍ　３０を、Ｓバス３００により結合することで、、基
本処理装置！ＢＰＵ　２０が構成されている。命令処理
装置ＩＰ、　１０−ａとＩＰｌｌｏ−ｂ、入出力処理袋
［ＩＯＰ、１０−ｃとＩＵＰ、　１０−ｄ、及びＳＣＵ
　１００内のバスリクエスタ（第１図リクエスト管理部
５００）はＳバス３００のバス権が必要になると、バス
権要求信号ＢＵＳＲピ１．１１２−ａ〜１２−ｄ、　１
２−ｒ　（後述）を、バスアービタＺｏ。 に送る。バスアービタ２００はここでは５ＣＬＩ　１０
０の内部に実現されている。バスアービタ２００は、バ
スの空きを待ち、バス空きサイクルに対応した時点で最
も優先順位の高いリクエストを受付ける。バス権を得た
リクエスタは、Ｓバス３００を用いて、リクエスト情報
（アドレス、リード／ライトデータまたはリードライト
の区別等の詳細制御情報）を送出する。　ＢＰＵ　２０
の主記憶であるＲＡＭ　３０は、４ウエイ・インタリー
ヴ構成で連続アドレスで番地付けされている。　ＳＣＵ
　１００は、リクエストアドレスが自ＳＣＵのアドレス
実装範囲か否かチエツクしくアドレス範囲例外）、アド
レス範囲が適合したリクエストのみを受付ける。 第１図にｓｃｕ　ｔｏｏの構成の１例を示す０本実施に
おけるＳＣＵ　１００は、バス権仲裁を行なうバスアー
ビタＺＯＯ，Ｓバス３００　とのインタフェースを行な
うバスインタフェース４００．リクエスト情報を保持し
４ウエイに分解されたウェイ分割リクエスト間の同期を
とるリクエスト管理部５００、各ウェイ毎のウェイ分割
リクエストのバッファ（以後、キューと称す）とそれを
管理するキュー管理部６０〇−〇〜６００−３．および
各ウェイ毎のメモリアクセスを行なうメモリアクセス制
御部７００−０〜７００−３からなるＬＳＩとして構成
される。但し、各構成要素のうちの一部、例えば、バス
アービタ２００をＬＳＩの外に出してもよい、第１図の
実施例において。 キュー管理部ｓｏｏ　−ｏ〜６００−３とメモリアクセ
ス制御部７００−０〜７００−３は４つ存在し、第３図
の４つエイ構成の主記憶ＲＡＭ　３０−０〜３に対応し
て４ウエイ・インタリーヴとして並列に動作する。 第１図のｓｃｕ　ｔｏｏの詳細説明の前に、第４図、第
５図を参照して、Ｓバスおよびバス権受授信号について
説明する。これらのインタフェース信号は、リクエスタ
１０−ｉ　（ｉ＝ａ、　ｂ、　ｃ、　ｄ、以下、同様）
　、　ＳＣＵ　１００内のリクエスト管理部５００と、
５ＣＵ１００内のバスアービタ２００、バスインタフェ
ース４００との間を接続するもので、以下のように定義
されている。リクエスタ１０−１は、バスリクエスタブ
ロックＢＲ８−ｉやバスインタフェースブロックＢＩ６
−ｉ等を持つ。 まず、パス権受授信号群を説明する。バス権要求信号Ｂ
ＵＳＲＥＱｉ−ｒ　１２−ｉ−ｒは、バス権要求が存在
すること、および以下に述べるその詳細情報すなわちＢ
ＵＳＴＹＰｉ＝ｒ　１４−ｉ”ｒ、　ＢＵＳＣＮＴｉＮ
ｒ　１６−ｉ〜ｒ上の情報が有効であることを示す、要
求バスタイブ信号口ＵＳＴＹＰｉ”ｒ　１４−ｉ”ｒは
、バスリクエストが、データバスＳＤＢ　３２０　を使
用するか否かを示す、データバスＳＤＢ　３２０を使用
する場合はライト要求、使用しない場合はリード要求で
ある。要求バス使用サイクル数信号ＢＵＳＣＮＴｉ＝　
ｒ　１６−１〜ｒは、データバスＳＤＲ３２０の使用サ
イクル数を示す。 バスアービタ２００は、これらのバス権要求信号を受け
、バスの使用状態とリクエストの優先順位に応じて、バ
ス権要求を受付はバス権要求受付信号ＢＵＳＡＣＰｉ−
ｒ　２０−ｉ”ｒをリクエスタ１０−１またはリクエス
ト管理部５００に返す。 バス権要求が受付けられると、Ｓバス３００を使用して
リクエスト情報が転送される０本実施例においては、Ｓ
バス３００の使用形態をメモリアクセス要求転送とメモ
リアクセス結果転送とに分類するが。 以下の説明では前者をスタート系バス手順、後者をエン
ド系バス手順と呼ぶ、Ｓバス３００は、スタート系バス
手順を制御するスタート系制御信号群３０２と、エンド
系バス手順を制御するエンド系制御信号群３０４、アド
レスバスＳＡＢ　３１０、データバスＳＤＲ：ｌＺＯ，
およびフラグバスＳＦＢ　３２２から構成されてイル、
　ＳＦＢ　３２２はデータバスＳＤＢ　３２（１（７）
補助情報であり、　ＳＤＢ　３２０の４バイトのうちの
どのバイトに有効なデータが乗っているかを示す信号で
ある。 スタート系バス手順には、リード要求転送とライト要求
転送がある。リード要求転送の場合は、リードアドレス
をアドレスバスＳＡＢ　３１０により転送し、同時に、
スタート系制御信号群３０２により。 リクエストの詳細情報を転送する。ライト要求転送の場
合は、ライトアドレス、ライトデータをアドレスバスＳ
ＡＢ　３１０．データバスＳＯＢ　３２０により転送し
、同時に、スタート系制御信号群３０２により、リクエ
ストの詳細情報を転送する。スタート系制御信号群３０
２の構成は、スタート系信号群に有効な情報が乗ってい
るか否かを示すコマンド信号ＢＳＡＣＴ　３３０　、リ
ード要求かライト要求かの別を示すＢＳｉ［）　３３２
、通常のリードまたはライト要求か、その他のバス使用
要求かの別を示すタイプ信号ＢＳＴＹＰ　３３４　、デ
ータバス使用サイクル数を示すＢＳＣＮＴ　３３６　、
リクエスト元ユニットを識別するＢＳＵＮＴ　３３８　
、　リクエスト元リクエストチエツク番号ＢＳＣ）ＩＫ
　３４（ｌにより構成されている。　ＢＳＵＮＴ　３３
８゜ＢＳＣ）ＩＮ　３４０はリクエスト付随の情報で、
　ＳＣＵで処理が終了すると、終了転送の際のエンド系
制御情報群中の同様の信号（後記ＢＥＵＮＴ、　ＢＥＣ
Ｈに）上に送出され、リクエスト元はＢＥＵＮＴに基づ
き終了通知が自装置に対するものか否か、及びＢＥＣＨ
Ｋに基づき自装置が出した複数の未確認のリクエストの
内のどのリクエストに対するエンド通知かを判別するた
めのものである。リクエスタ１０−１のバスインタフェ
ース６−ｉは、　ＢＥＵＮＴが自装置の番号と一致する
場合、終了通知を取込む。 スタート系と同様に、エンド系バス手順にはリード結果
転送とライト結果転送がある。リード結果転送の場合は
、リードデータをデータバス５ＤＢ３２０により転送し
、同時に、エンド系制御信号群３０４により、リクエス
トの詳細情報を転送する。 ライト結果転送の場合は、エンド系制御信号群３０４に
より、リクエストの詳細情報のみを転送する。エンド系
制御信号群３０２は、エンド系信号群に有効な情報が乗
っているか否かを示すコマンド信号Ｂ［ＥＡＣＴ　３５
０　、リード軸告かライト報告かの別を示すＢＥＲＤ　
３５２、データバス使用サイクル数を示すＢＥＣＮＴ　
３５４、リクエスト元ユニットを示すＢＲＵＮＴ３５６
、リクエスト元リクエストチエツク番号ＢＥＣＨＫ３５
８により構成されている。 第５図は１以上説明したＳバス３００およびバス権受授
信号のタイミング関係を示す、第５図（ａ）はリードの
場合を示しており、スタート系バス手順で、バス権を獲
得したリクエスタが、スタート系制御信号群（ＢＳＡＣ
Ｔ　３３０を代表に示した）とアドレスＳＡＢ　３１０
を送出する。　ＳＣＵのＷａｙＯ〜３は、ＲＡＭ３０−
０〜３へのアクセスが並列に行われていることを示す、
　ｓｃｕ　ｔｏｏ内の処理（リード）が一定のところま
で進行するとエンド系バス手順が起動され。 バスアービタ２００に対し、バスリクエスト信号ＢＵＳ
ＲＨ４Ｊｒ　１２−ｒを送り、バス権を獲得した後、　
５ＣＵ１００がエンド系制御信号群（ＢＥＡＣＴ　３５
０を代表に示した）とデータＳＤＢ　３２０　を送出す
る。リクエスト元ではＢＥＵＮＴをチエツクしてデータ
と終了通知を取込む。 第５図（ｂ）はライトの場合を示しており、スタート系
バス手順で、バス権を獲得したリクエスタが、スタート
系制御信号群（ＢＳＡＣＴ　３３０を代表に示した）と
アドレスＳＡＢ　３１０、データＳＤＢ　３２０を送出
する。　ＳＣＵのＷａｙＯ〜３は、データの到着に従っ
てＲＡＭ３０−０〜３へのアクセスが起動されることを
示す、エンド系バス手順では、ｓｃｕ　１００がバス権
を獲得した後、エンド系制御信号群（ＢＥＡＣＴ　３５
０を代表に示した）を送出し、リクエスト元ではＢＥＵ
ＮＴをチエツクして終了通知を取込む、第５図（ｂ）下
の付表に赤すようにスタート系制御バスが１つしか存在
しないのでスタート系バス手順を２つ並行して実行する
ことはできない、エンド系バス手順も同様である。しか
し、スタート系バス手順とエンド系バス手順は１両バス
手順が共にデータバスを使用する場合（具体的には、エ
ンド系リクエストがリード要求で、且つスタート糸リク
エストがライト要求の場合）を除いて、並行して実行す
ることができる。 以上Ｓバスおよびバス権授受信号の説明を行った。ここ
で第１図の５ＣＬＩの詳細説明に仄る。バスアービタ２
００は、リクエスタ１Ｏ−ｉ（ｉ＝ａ＝ｄ、以下、同様
）やリクエスト管理部５００からのバス権要求信号ＢＵ
ＳＲＥＱｉ−ｒ　１２−ｉ−ｒ、及び他の信号ＢＵＳＴ
ＹＰｉ〜ｒ、　ＢＵＳＣＮＴｉ＝ｒを受けて、バスアー
ビトレーションを行い、受付けたリクエスト元に対し、
バス権要求受付信号ＢＵＳＡＣＰｉ−ｒ　２Ｏ−ｉ＝ｒ
を返す。 バスインタフェース４００は、Ｓバス３００とのインタ
フェース部であり、リクエストの受付とメモリアクセス
結果の転送を行なう、リクエスト受付では、スタート系
バス手順を受付けて、リクエスト管理部５００ヘリク工
スト受付通知信号ＴＲＩＰ　８３０を送り、キュー管理
部６００−０−３へ、キュー受付通知信号ＴＩＪ　（０
〜３）ＵＰ　８２０−０〜３、アドレス８４０−０〜３
、データ８４ｉ−０〜３等の詳細情報を送る。また。 メモリアクセス結果の転送ではリクエスト管理部５００
から、エンド系バス権授受信号ＢＬＩＳＯＵＴ　８２８
を受けると、キュー管理部６００−０〜３に対し。 ＢＵＳＯＵＴＯ〜３信号１５３４−０〜３を送り、出力
情報（フェッチデータ等）８４４−０〜３を受取る。バ
スインタフェース４００は、これを受けてエンド系バス
手順を開始する。 メモリアクセス制御部７００−０〜３は、　ＲＡＭ　３
４１−０〜３に対して、リードまたはライトのアクセス
手順を行うブロックで、キュー管理部６００−０〜３か
ら送られて来たアドレス８５（＋−０〜３や、ストアデ
ータ８５″２−０〜３および制御情報に基づいて。 ＡＣＣＲＥＣＩ信号８３６−０〜３を起動信号としてア
クセス動作を開始し、ＡＣＣＥＮＤ信号８３８−０〜３
を終了通知４５号としてフェッチデータ８５４−０〜３
等をキュー管理部６００−０〜３へ返す、このブロック
は、従来のメモリアクセス制御方式と同様である。 キュー管理部６００−０〜３は、バスインタフェース４
００とメモリアクセス制御部７００−０〜３の間に存在
し、バッファの役割をする。このため、バス手順とメモ
リアクセス手順が、必ずしも時間的に固定した連続動作
として処理される必要がなくなる。 別の表現をすれば、バス手順とメモリアクセス手順は、
別々のステージとして動かすことが可能となり、パイプ
ライン動作を行わせることが可能となる。 次にｓｃｕ　ｔｏｏの動作について説明する。前述の如
＜　、　ｓｃｕ　ｔｏｏのメモリアクセス制御部７００
−０〜３は、４ウエイ・インタリーヴなので４個存在し
。 そのため、バスインタフェース４００との間のバッファ
であるキュー管理部６００−０〜３も４個存在する。バ
スインタフェース４００で受付けられたリクエストは、
そのＢＳＣＮＴ　３３６とＳＡＢ　３１０の下位２ビツ
トに従って分解され、上述の４個のキュー管理部６００
−０〜３にキューイングされる。キュー管理部６００−
０〜３は各ウェイに分解され、キューイングされたウェ
イ分割リクエストを管理する。ウェイ分割リクエストは
リクエストに対して１つだけ存在することもあれば、複
数存在することもある。 キュー管理部６００−０〜３は、Ｔ（Ｊ（０〜３）ｕｐ
信号８３２−〇〜３を指示信号としてバスインタフェー
ス４００からウェイ分割リクエスト（具体的には、アド
レス８４０−０〜３．ストアデータ８４２−０〜３や詳
細情報）を受取り、ラッチし、受付けたウェイ分割リク
エストを受付順にメモリアクセス制御７００−０〜３に
送る。バスインタフェース４００で受付けられたリクエ
ストはメモリアクセス制御７００−０〜３がビジーな場
合はキュー管理部６００−０〜３でバッファされるが、
メモリアクセス制御７００−０〜３が空くと転送され、
メモリアクセスを行なう、また、メモリアクセスが完了
したウェイ分割リクエスト（フェッチデータ８４４−０
〜３等）をメモリアクセス制御から受取り、バスインタ
フェース４００からのＢＬＩＳＯＵＴ信号８３４−０〜
３を指示信号として、バスインタフェース４００に送る
。アクセス終了後に直ちにバス出力できない場合は、キ
ュー管理部６００−０〜３でバッファされるが、バス出
力が可能になると転送され、バスインタフェース４００
から出力される。 各キュー管理部６００−０〜３等の動作は、他のキュー
管理部と同期をとることなく、独立に進行する。これに
より、一つのリクエストに対して一斉に各ウェイをアク
セスする方式の場合には、メモリアクセス制御部７００
−０〜３の一部のみがビジーで、他のメモリアクセス制
御部では後続のキューが存在するにもかかわらずビジー
なメモリアクセス制御部のアクセス終了待ち状態となっ
てしまうような無駄を排除することができ、メモリスル
ープットが向上する。一方、各キュー管理部６００−０
〜３に分解され各ウェイ独立に進行するリクエストをバ
ス出力する際には、バスインタフェースを簡潔にするた
め同期化の必要性がある。大型機の場合、　ＳＣＵでは
同期をとらずにデータをＩＰに送り、ＩＰ側で同期をと
っている０本発明が対象とするバス形式で結合された比
較的小型のプロセッサの場合、同期化情報付きでバスに
送出する方式よりも同期をＳＣｕ内でとって送る方式の
方がバスインタフェースが簡潔になって、　ＩＰの制御
が容易になり、ＳＣｕ内の制御も比較的簡単に実現でき
る。 この同期化機能を担当するのがリクエスト管理部５００
である１次に、この同期方式をさらに詳しく説明する。 各キュー管理部６００−０〜３で独立に進行する分解さ
れたリクエストの同期は、以下の機構で可能となる。す
なわち（１）ＳＣＵがリクエストを受け取った時点で、
リクエスト管理部５００がリクエスト個有の識別子（ト
ークン）を分解された各ウェイ分割リクエストに付加す
ること、（２）メモリアクセスが終了した時点では分解
された各ウェイ分割リクエストのトークンがすべて揃っ
たか否かを検出こと（マツチング検出）、（３）　ｆｉ
ｌｌつだ場合（マツチングが成立した場合）にはバス権
をバスアービタ２００に要求しＳバス３００にエンド系
バス手順に基づいて終了通知を出力することで可能にな
る。このトークンは、ＳＣＵ　１００が受付けたリクエ
ストに対し、受付順に付加されるリクエスト順序番号（
トークン番号）で、例えば０〜３の４個の番号である。 このトークン番号は。 ０．１．２．３．０、・・・・・・　と巡回的に動く、
各リクエストの処理は受付順すなわちトークン番号順に
進行し、この同期機構によりリクエスト完了の同期をと
って、バスに出力される。（１）（２）（３）の詳細に
ついてはＳＣＵ　１００の各ブロックの構成例の説明で
述べる。 次に、５ＣＬＩ　１００の各ブロックの詳細な構成例を
説明する。第６図は、バスアービタ２００の構成図であ
る１本実施例に示すバスアービタ２００は、リクエスタ
（第３図に示したＩＰ、１０−ａ、ｒｐ、　１ｏ−ｂ。 ＩＯＰ、１０−ｃ、ＩＯＰ＃　１Ｏ−ｄ）対応の受付判
定回路２１０−ｉ　（ｉ＝ａ−ｄ、前述の通り）、リク
エスト管理部５００対応の受付判定回路２１０−ｒと優
先順位判定回路２６０とバス資源の利用状態を示すラッ
チ（スタート系バス手順、エンド系バス手順、データバ
スｓｐａ　３２０を既に何サイクル使用予約を受付け。 後付サイクル予約されているかを示すカウンタラッチ５
ＴＡＲＴＣ２３２，ＥＮＤＣ２３４，５ＤＢＣ２３６）
およびこれらの保持する値の更新制御を行うカウンタセ
ット値選択回路２７２とでットカウンタ選択回路２７０
を有すル、　５ＴＡＲＴＣ２３２，ＩＥＮＤｃ　２３４
．５ＤＢＣ２３ｔｉ（７）値は以トの様に更新される。 最初（システムリセット時）はＯにリセットしである。 リクエストを受付ると優先順位判定回路２６０が優先順
位に従って受付け、ＢＵＳＡＣＰｉ−ｒ信号２０ｉ”ｒ
をオンにする。受付けたリクエストがどのバスを使用す
るかはＢＵＳＴＹＰｉ〜ｒ信号１４ｉ−ｒに、何サイク
ル使用するかはＢＵＳＣＮＴｉ−＝ｒ信号１８−ｉ”ｒ
に示されているので、スタート系バス手順使用サイクル
数、エンド系バス手順使８４サイクル数、データバス５
０８３２０使用サイクル数を対応するカウンタラッチに
セットする。 セット値は毎サイクルカウントダウンされる。以下、制
御の詳細を示す、優先順位判定回路２６０がＢｔｌＳＡ
ＣＰｉ−ｒ信号２０ｉ”ｒをオンにするとカウンタセッ
ト値選択回路２７２はＢＵＳＡＣＰｉ”ｒイη号２０−
ｉ〜ｒがオンになったリクエスタからのＢＵＳＴＹＰｊ
、−ｒ信号１４−　ｉ　−ｒに基づいて、選択されたリ
クエスタからのＢＵＳＣＮＴｉ−ｒ信号１６−ｉ”ｒの
示す値を更新するラッチへ、またリードリクエストでＳ
ＤＢ　３２０を使用しない場合は５ＤＢＣ２３６へ１を
出力する。セットカウンタ選択回路２７０は、選択され
たリクエストのＢＵＳＴＹＰｉ〜ｒ信号１４　ｉ　−ｒ
に基づいてセットすべきラッチに更新指示信号２７４を
送る。またラッチの値かＯ以外の場合も更新指示信号を
送る。セレクタ切換信号２７６は、ラッチの値（信号２
７８の値）が０の場合は。 カウンタセット値選択回路２１ｉからの出力信号を。 ０以外の場合は、減算ｖｔ２２２，２２４．　ｉｉ６の
出力を選択することを指示する０以上により、カウンタ
ラッチ２３ｚ、２３４．２３６の値は、新リクエストを
受付けると使用予約したサイクル数がセットされ。 以後値がＯになるまで毎サイクル減算器２２２，２２４
゜２２６で１ずつ減じられ、残り何サイクル使用予約が
されているかを示す、従って、バス要求信号ＢＩＪＳＲ
Ｅｕｉ−ｒ、　ＢＬＩＳ丁ＹＰｉ−ｒ、　ＢＩＩＳＣＮ
Ｔｉ−ｒにより要求された資源に対応するラッチの値が
全て０（空いていること）のときは、バス使用可能信号
ＲＥＳＦＲＥＥｉ〜ｒ　２５０−ｉ＝ｒをオンにする。 優先順位判定回路２６０は、複数のバス使用可能信号Ｒ
ＥＳＦＲＥＥｉ−ｒ　２５０−ｉ”ｒの中から予め決め
られた優先順位に基づいてバス使用を許可するリクエス
タを決定し、該当するバス使用許可信号２０ｉ〜ｒをオ
ンにする。優先順位はリクエスト処理時間を短縮するた
めエンド系リクエストｃｓｃ　ｕ内部からのリクエスト
）を最優先とし、以下、外部リクエスタからのスタート
系リクエストＩＯＰ、１０−ｃ、ｌ０ＰＬ１０−ｄ、　
ＩＰ、　１．０−ａ、　ＩＰ、　１０−ｂの順とする。 従って、　ＲＥ！５ＦＲＥ［Ｅｒ信号２５０−　ｒがオ
ンの場合は、無条件でＢｕＳＡＣＰｒ信号２０−ｒはオ
ンになる。ｍ数のスタート系バス使用可能信号ＲＥＳＦ
ＲＥＥｉ　２５０−ｉがオンしている中で、一番優先順
位の高いｉをｉｐと表わすことにする。　ＲＨ５ＦＲＥ
Ｅｒ信号２５０−ｒがオフ、またはＨＥＳＦＲＥＥｒ信
号２５０−ｒがオンであっても５ＤＲ３２０をエンド系
リクエストと外部リクエスタの両方で使用しない場合（
具体的には、エンド系リクエストがリード美求で、且つ
スタート系リクエストがライト要求の場合を除いた残り
の場合である）、ＢＵＳＡＣＰｉｐ信号１Ｏ−ｉｐはオ
ンとなる。この優先順位判定回路２６０により、ＳＤＢ
　３２０の使用でリクエストが衝突しない限り、スター
ト系リクエストとエンド系リクエストを同時に受付るこ
とが可能となり、バスのスルーブツトが大きく向上する
。 第７図は、バスインタフェース４００の構成図である０
図において、ＢＳＡＣＴＢ　４３０、ＢＳＲＤＢ　４３
２、ＢＳＴＶＰＢ　４３４、Ｂ５ＣＮ丁Ｂ４３６、ＢＳ
ＬＩＮＴＢ　４３ｇは、スタート系制御信号のラッチで
ある。また、５ＡＢＢ　４１０はＳＡＢ　３１０のラッ
チ、　５０８Ｂ　４２０はＳＤＢ　３２０のラッチ、Ｂ
ＥＡＣＴＢ　４５０．　ＢＩｌ？１（ＤＢ　４５２．　
ＢＥＣＮＴＢ　４５４．　ＢＥ（ＩＮＴＢ４５６は、そ
れぞれ、エンド系制御信号のラッチである。まず、スタ
ート系の受信について述べる。 スタート系制御信号は、ラッチ４３０，４３２，４３４
、４３６．４３８に保持され、デコーダ４６０は、　Ｂ
ＳＴＹＰＢ４３４が５ＣＬＩＩ（ＩｃＩ以外を対象にし
たリクエスト（例えばマルチプロセッサの他ＩＰのバッ
ファ記憶の内容をキャンセルするためにバスを使用する
場合）以外のリクエストならば信号４６１　をオンにす
る。また、比較器４６４は、５ＡＢＢ　４１０にラッチ
されているアドレスが、　ｓｃｕ　ｔｏｏで扱うべきア
ドレス範囲に存在するならば、信号４６５をオンにする
。更に。 ＢＳＡＣＴＢ　４３０がオンならば、ＴＲυＰ信号δ３
０がオンとなり、リクエストを受付ける。制御回路４６
２は。 ＢＳＣＮＴＢ　４３６と５ＡＢＢ　４１０の下位２ビツ
トに従ってリクエストをウェイ毎に分解し、ウェイ分割
リクエストのあるキュー管理部ｓｏｏ　−ｏ〜３に対し
、キュー受付通知信号Ｔ（Ｊ（０〜：！１）ＵＰ　８３
２−０〜３と同時に。 アドレス８４０−０〜３．データ８４２−０〜３および
制御信号８４１−０〜３を送る。このキュー受付通知信
号Ｔ（Ｊ（０〜３）ＵＰ　８３２−０〜３は、リクエス
トの詳細情報８３１、ＴＲＵＰ信号８３０とともに、リ
クエスト管理部５００へも送られラッチされる。 次に、エンド系の送信について述べる。リクエスト管理
部５００からＢＵＳＯＵＴ　８２８および詳細情報８２
９を受けると、制御回路４６６は、キュー管理部６００
−Ｏ〜３に対し＋　ａＬＩｓｏυＴｏ〜３信号８３４−
０〜３を送る。 これを受けたキュー管理部６００−０〜３からフェッチ
データ８４４−０〜３が送られると、制御回路４６６は
、エンド系バス手順を開始し、セレクタ４７０を切替え
、エンド系制御信号ラッチ４５０．４５２．４５４゜４
５６を制御して、バス出力する。 第８図は、リクエスト管理部５００の構成図である１本
実施例に示すリクエスト管理部５００は、　５４０゜５
４２、５４４，５４６の４個のレジスタより構成され。 リクエストの制御情報が格納される制御情報テーブル５
３０と、この制御情報テーブルアドレスを保持するラッ
チＨＲ５１０，ＴＲ５１２，ＭＲ５１４およびマツチン
グユニット５６０により構成されている。制御＃ＩＭテ
ーブル５３０は、ＵＮＴ　５３０−ａ、　Ｃ）ＩＫ　５
３０−ｂ。 ＷａｙＯ〜３５３０−ｃ、　ＣＮＴ　５３０−ｄ、　Ｒ
Ｄ　５３０−ｅの５フイールドで構成されている。　Ｖ
ａｙＯ〜３５３０−ｃは。 リクエストがとのウェイのキュー制御に分割されたかを
示し、ウェイ分割リクエストが存在するウェイ番号には
Ｏが、存在しないところには１が、それぞれセットされ
ている（論理的意味とは逆）。 アドレスラッチＨＲ５１０，ＴＲ５１２、ＭＲ５１４は
同期化のためのトークン番号を兼ねている点に特色があ
り、ＴＲ５１２はリクエスト管理部５００内のリクエス
トのうち最後に受付けたリクエストのトークン番号を保
持するラッチである。　ＭＲ５１４は最後にマツチング
のとれたリクエストのトークン番号を保持するラッチで
ある。　ＨＲ５１０は最後に出力したリクエストのトー
クン番号（リクエスト管理部５００内のリクエストのう
ち処理が終了せずに残っているリクエストのトークン番
号より１小さい値）を保持するラッチである。加算器５
１６．５１８．５２０はラッチＨＲ５１０、ＴＲ５１２
，ＭＲ５１４のカウントアツプ用に用いるものである。 ラッチＨＲ５１０，ＴＲ５１２，ＭＲ５１，４の制御は
以下の様に行なう、最初（システムリセット時）　）Ｉ
Ｒ５１０、ＴＲ５１２，ＭＲ５１４は０にリセットしで
ある０ＩＲ５１２は、バスインタフェース４００がスタ
ート系リクエストを受付けると、カウントアツプ信号Ｔ
ＲＵＰ　８３０を送ってくるので、これによりカウント
アツプを行う、　Ｍ）＋　５１４はマツチング成立信号
５６２によりカウントアツプする。　ＨＲ５１０は１Ｉ
ＵｓＡｃＰｒ信号２０−ｒすなわちエンド系バス手順が
開始されることによりカウントアツプする。 第１図で述べたトークンを分解された各ウェイ分割リク
エストに付加する動作（１）についてここで詳細に説明
する。バスインタフェース４００がスタート系リクエス
トを受付けると、前述のようにＴＲＩＰ（Ｗ号８３０に
よりＴＲ５１２はカウントアツプされ、このＴＲ５１２
は新たにリクエスト制御情報を書き込むべき制御情報テ
ーブル５３０のレジスタ番号を示す、デコーダ５３２は
丁Ｒ５１２のレジスタ番号をデコードし、このデコーダ
５３２が指す制御情報テーブル５３０のレジスタに、詳
細情報８３１．キュー受付通知信号Ｔ（Ｊ（０〜３）Ｕ
Ｐ　８３２−０〜３がラッチされる。 同時に、キュー管理部６００−０〜３へは新しいＴＲを
ＴＲＮＵＭ　８７４で送る。 次に、第１図で述べたメモリアクセス終了時点でのマツ
チング検出（２）について説明する。メモリアクセス制
御部７００−０〜３での処理が終了すると、　ＡＣＪ　
ｔｉ１２がカウントアツプされ、キュー管理部６００−
０〜３から次にマツチングを成立すべきウェイ分割リク
エストのトークン番号ＭｕＮＵＭＯ〜３８７２−０〜３
が送らレル、比較器６１９はＡ（Ｊ　６１ｚトＭ（Ｊ６
１４の値の不一致を検出しており、出力信号ＭｔｌＮＵ
ＭＶＡＬＩＤ　−ｉ　８７４−ｉはマツチング待ちキュ
ーがキュー管理部６００−０〜３に存在しており、ＭＬ
ＩＮＵＭＯＮ３８７２−０〜３が正しい値であることを
示している。 このＭＩＪＮＩＪＭＯ〜３８１２−０〜３の値と、前記
ＭＲ５１４のトークン番号を、比較器５５０，５５２，
５５４．５５６で比較し、さらにＭ（ＪＮＵＭＯ〜３８
７２−０〜３が正しい値であルコトを示すＭＯＮＵＭＶ
ＡＬＩＤ−ｉ信号８７４−ｉ　）ニー　ＡＮＤ　ヲトる
。更に、この出力と、ＭＲ５１４のトークン番号でセレ
クタ５７２が出力する制御情報テーブル５３０のレジス
タのウェイ情報５３０−ｃをオア回路５８０．５８２゜
５８４、５８６で論理和をとり、このすべてが１のとき
信号５６２がオンとなり、マツチング成立となる。 リクエストをウェイに分割したときリクエストが存在し
ないウェイ番号には１がセットされているので、信号５
６２は一つのリクエストに対する処理がすべて終了した
ことを示す、また、キュー管理部６００−０〜３に対し
ては、各キュー管理部対応にそのリクエストに対するマ
ツチングが成立したか否かを示すをＭＡＴＣＨＯ〜３信
号８７０−０〜３が送られる。 次に、第１図で述べたリクエストの終了処理（３）、す
なわち、バス権豫得、バスインタフェース４００へのリ
クエスト情報送付およびエンド系バス手順の起動につい
て説明する。　ＭＲ５１４がカウントアツプされること
により、　）ＩＲ５１０とＭＲ５１４の値に差が生ずる
が、これはマツチングは成立しているがバスへの終了通
知は出力されていないリクエストが存在することを意味
し、比較器５２２の出力信号ＢＵＳＲＥＬｌｒ　１２−
ｒがオンとなる。これに対する応答信号ＢＵＳＡＣＰｒ
　２０−ｒがバスアービタ２００から送られて来ると、
　ＨＲ５１０がカウントアツプされ、このＨＲ５１０の
値に対応してセレクタ５７０が出力する制御情報テーブ
ル５３０の情報のうち、ＵＮＴ　５３０−ａ。 ＣＨＫ　５３０−ｂ、　ＣＮＴ　５３０−ｄおよびＲＤ
５３０−ｅが。 ＢＵＳＯＵＴ信号８２８と同期して、バスインタフェー
ス４００に送られる。バスインタフェース４００ではこ
れらをラッチするとともに、　ＢＵＳＯＵＴ信号８ｉ８
の指示に基づきエンド系手順を開始する。 第９図は、キュー管理部６００−０〜３の構成図である
。キュー管理部ａｏｏ　−ｏ〜３は、メモリアクセス制
御部７００−０〜３に受渡すまたは受取る情報。 すなわちアドレス６３０−ａ、ストアデータ６３０−　
ｂ、制御情報６３０−　ｃ、フェッチデータ６３０−　
ａと、トークン番号６３０−　ｄを保持するキュー６３
０と、このキュー管理アドレスを保持するラッチＩＱ　
６１６、閥６１４、　ＡＩＪ　６１２およびＴ（Ｊ　６
１０により構成されている。 キュー５３０は、４個のレジスタ、６４０，６４２．６
４４および６４６により構成されている。　ＴＱ　６１
０はキュー管理部６００−０〜３内のキュー６３０に最
後に受付けられたウェイ分割リクエストのキュ一番号を
保持するラッチである。　Ａ（Ｊ　６１２は現在メモリ
アクセス制御部７００−０〜３で処理中のウェイ分割リ
クエストのキュ一番号、またはメモリアクセス制御部７
０〇−０〜３が処理中でないならば、ｉ後に処理したウ
ェイ分割リクエストのキュ一番号を保持するラッチであ
る。　ＭＲ６１４は次にマツチングを成立させるべきウ
ェイ分割リクエストのキュ一番号を保持するラッチであ
る。　Ｈ（Ｊ　６１６はキュー管理部６００−０〜３内
のウェイ分割リクエストのうち処理が終了せずに残って
いるウェイ分割リクエストのキュ一番号より１小さい値
を保持するラッチである。　ＴＩＪ６１０、ＡＱ　６１
２．　？Ｉ（Ｊ　６１４、Ｈ（Ｊ　６１６の初期値はそ
れぞれＯ，０，１，０であり、ＴｔＪ　６１０はＴＱｉ
υＰ信号８３２−１により、ＡＱ　６１２は信号６７２
（後述）により、閥６１４はＭＡＴＣＩＩｉ　８７０−
ｉにより、ＨＱ６１６はＢＵＳＵυＴｉ　８３４−ｉに
よりカウントアツプされる。 次のこれらの動作について述べる。まず、バスインタフ
ェース４００からＴＱｉＵＰ８３２−　ｉが送られると
、ＴＱ６１０がカウントアツプされ、丁ｔＪ　６１（ｌ
の示すレジスタ番号に対応するキュー６３０のレジスタ
をデコーダ６２２が示すので、デコーダ６２２に示され
たキュー６３０のレジスタに新しいウェイ分割リクエス
ト情報、すなわちアドレス８４０−　ｉ、ストアデータ
８４２−ｉ、　＃Ｊ＃情軸８４１−ｉがラッチされる。 制御回路６７０は、Ｔｕ　６１０がカウントアツプされ
てＡ（Ｊ　６１２との間に差が生じると、信号６７２に
よりＡＱ　６１２をカウントアツプし１次にメモリアク
セス制御部７００−０〜３に、ＡＣＣＲＥ（Ｊｉ　８３
６−ｉと同期して、ＡＱ６１２の値によりセレクタ６７
４が選択したキュー６３０の情報８５０−ｉ、８５２−
ｉを送る。メモリアクセス制御部７００−０〜３の処理
が終了してＡＣＣ［ＥＮＤｉ　８３８−　ｉが送られて
来ると、制御回路６７０は、＾Ｃ１６１２からの信号を
受けたデコーダ６２４が指すレジスタにフェッチデータ
６３０−　ｅとしてデータ８５４−０〜３をラッチする
。 次に、キュー制御側のマツチング機構について説明する
。　Ｍ（Ｊ　６１４の値によりセレクタ６７６に選択さ
れたウェイ分割リクエストのトークン番号６３〇−ｄは
、　Ｍ（ｌＮＵＭｉ　８７２−ｉとしてリクエスト制御
部５００に送られる。リクエスト制御部５００において
、マツチングが成立したことを示すＭＡＴＣＨｉ　８７
０−ｉを受けると、　Ｍ（Ｊ　６１４の値はカウントア
ツプされ次にマツチングをとるべきウェイ分割リクエス
トのトークン番号をＭ（ｌＮｕＭｉ　８７２−ｉ　に送
る。 最後に、終了手続きについて説明する。バスイ：）　タ
フ　ｘ　　Ｘ４００　カら（７）Ｂｕｓ（ＪＵＴｉ　８
３４−ｉを受けるとＨＩ４６１６の値はカウントアツプ
され、この更新された値でセレクタ６７８が選択するキ
ュー６３０の終了情報（フェッチデータ６３０−ｅ）が
、データ信号８４４−１でバスインタフェース４００へ
送られる。 以上、本発明の一実施例に示したが、更に、以下に述べ
る如き態様も、容易に実現し得る。 第１に、ブロックフェッチのターゲットデータをバス転
送する際、第１サイクルに転送を行うことにより、ＩＰ
側の処理待ちサイクル数を低減できる。これは、リクエ
ストを受けたバスインタフェース４００において、生成
したターゲットデータのウェイを示す情報を制御情報の
一部としてリクエスト制御部で保持し、バス出力の際、
バスインタフェース４００へ送る。バスインタフェース
４００はこれを受けてターゲットデータを第一サイクル
に送るように制御することにより４７１％できる。 第２に、リクエストを受付けたバスインタフェース４０
０において、制御情報として各ウェイ分割リクエストの
バス出力順序情報をキュー管理部６００−０〜３に送り
、キュー管理部６００−０〜３は、この情報に基づき、
バス出力順序の遅いキュー管理部６υ０−０〜３は、そ
の順序に応じてあらかじめＭＩＪＮＵＭｉ　８７２−ｉ
を早く送ることにより、不必要なマツチング待ちサイク
ルが生ずることを防ぎ、平均のアクセスサイクル数を低
減することができる。 第３に、　ｓｃｕ　ｔｏｏ内に構成情報を保持し、この
構成情報に基づきインタリーブのウェイ数を変更できる
ようにする機構も簡単な論理を追加することで容易に実
現できる。付加論理は第１０図、第１１図に示すように
バスインタフェース回路４００の構成情報４０２、リク
エスト管理部５００の制御情報テーブル５３０内のバス
権要求抑止指示ビットａｕｓＲｇｕｓｕｐビット５３０
−ｆである。４ウエイモードを２ウエイモードに切り換
える場合を例に取って説明する。構成情報４０２が２ウ
エイモードを示す場合、スタート系制御信号３０２から
１６バイトリード要求をバスインタフェース回路４００
が受け付けると制御回路４６２は１６バイトリード要求
を２つの８バイトリード要求に分解しリクエスト管理部
５００の制御情報テーブル５３０にバッファする。制御
情報テーブル５３０のυａｙＯ〜３はＲＡＭの接続され
ている２ウ工イ分（ここではＷａｙＯ，Ｗａｙ　ｌとす
る）が０、他が１．　ＣＮＴ　５３０−ｄは１６、ＢＵ
ＳＲＥｕＳｕＰビット５３０−　ｆは、初めの８バイト
リード要求がＢＵＳＲＥ（ＪＳＵＰビット５３０−　ｆ
　をオン、２回目の８バイトリード要求がＢＵＳＲＥＱ
ＳＬＩＰ　ビット５３０−　ｆをオフで登録する。　Ｒ
ＡＭの接続されている２つのメモリアクセス回路７００
−０〜１に送られる情報はキュー管理部６０ｔｌ　−０
〜１のキューに２つずつバッファされる。初めの８バイ
トリード要求にマツチングが成立した時点では制御情報
テーブル５３０内のＢＵＳＲＥＱＳＵＰ　ビット５３０
−　ｆ　ニ基づきＢＵＳＲＥ（Ｊ　１２−ｒを抑止する
。ただし、ＴＲ５１２はカウントアツプする。 ２回目の８バイトリード要求にマツチングが成立した時
点では制御情報テーブル５３０内のＢＵＳＲＥＱＳＵＰ
ビット５３０−　ｆがオフなのでＢＵＳＲＥＣＩ　１２
−ｒを発行する。バスアービタ２００からＢＵＳＡＣＰ
　２０−ｒを受け取るとバスインタフェース回路４００
内の制御回路４６６は構成情報ラッチ４０２と制御情報
テーブル５３０内のリクエスト情報８２７．８２１１．
８２９に基づいてＢＵＳＯＵＴ（０−３）　８３４（０
−３）を発行し、キュー管理部６００−０〜ｌからフェ
ッチデータを受け取りＳバス３００に出力する。このよ
うにしてメモリアクセス制御部７００とキュー管理部６
００の２ウエイのみ活用し、各ウェイが４バイトのフェ
ッチ２図計４回を完了した時点で、リクエスト制御部５
００でマツチングを成立させる２ウエイモードや、同様
の１ウエイモードを容易に構成することができる。これ
により同一ハードウェアにより機種モデルに応じたメモ
リ容量、メモリスループットを容易に実現することが可
能になる。また、ウェイ数を変更する機構は障害が発生
した場合、システムダウン後サービスプロセッサが障害
情報を収集し、特定のウェイに障害が発生していること
が判明した場合には、そのウェイを除いた構成情軸をサ
ービスプロセッサから入力し、プログラムを正常なウェ
イに再ロードして自動立ち上げすることにより障害から
の早期立ち上げを可能にできる。 また、上記実施例においては、実施例として、データバ
ス幅４バイト、ウェイ数４．ウェイ内データー４バイト
の場合を例に挙げて示したが１本発明はこれに限定され
るものではない。 また、上記実施例ではＳバスに接続されるＳＣＵが１個
の場合を示したが、　ｓｃｕ　ｔｏｏの他にアービタ無
でエンド系バス権を要求するリクエスタを内蔵した増設
ＳＣυ１０２をＳバスに接続する構成も容易に実現でき
る。この実施例においては、ｓｃｕ　ｔｏｏと増設ｓｃ
Ｕ　１０２は、スタート系リクエストをＳバスから受信
し、バスインタフェースブロックにおいてアドレス範囲
をチエツクし、リクエストの切分けを行なう、また、増
ａ　ｓｃｕからのエンド系バス権要求を５ＣＩＪ　１０
０のバスアービタ２００は、５ＣＩＪ　ｔｏｏ内部から
のエンド系バス権要求と同様の扱いで受け付ける。この
増８ＳＣＵにより、より柔軟なメモリ増設が可能となる
。 【発明の効果】 以上述べた如く１本発明では、ＩＰまたはＩＯＰ等のメ
モリアクセス・リクエストとＳＣＵがバス形式で結合さ
れ、パスアービタにより前記各装置間におけるバス権の
受授を行う情報処理装置において。 前記ＳＣＵ内のメモリアクセス回路とバスインタフェー
ス回路との間に、該バスインタフェース回路で受付けた
メモリアクセス要求とメモリアクセス制御の間にメモリ
アクセス持ちへソファ、及び。 メモリアクセス回路で処理されリクエスタへの転送待の
メモリアクセス要求とバスインタフェースとの間にバス
出力待ちバッファを設けて１ｗｉ、バス出力待ちバッフ
ァ内にリクエストが存在する場合には、該バス出力待バ
ツファから前記バスアービタへ、前記リクエスタから前
記バスアービタへのバス＃Ａ要求とは別のバス権要求を
出力する如く構成した。これによりバス転送とメモリア
クセスが別々ステージとしてバイブライン動作すること
が可能となり、メモリスルーブツトを向上させた。 またスタート系制御バスとエンド系制御バス設け、バス
資源側のビジー管理を行ないバス権受付を発行する如く
構成した。これによりスタート系バス手順とエンド系バ
ス手順を並列に実行してより多重度をあげることが可能
となり、更にメモリスルーブツトの向上を可能にした。 またマツチング機構を設け、インタリーブされて独立に
進んでいる各リクエスト間の同期を取る如く構成した。 これにより、インタリーブ方式の効果を充分引き出しつ
つ、メモリアクセス結果の転送が同期して行なえ、簡潔
なバスインタフェースが実現でき、リクエスタ側に個別
に同期機構を設ける必要をなくした。また、上記マツチ
ング機構には同−ＬＳＩでウェイ数を可変にできる論理
回路を追加することができる。これにより同−ＬＳＩを
用いてモデル対応にウェイ数を可変にしたり、障害時に
ウェイ数を縮退させて障害からの早期立ち上げを可能に
できる。

【図面の簡単な説明】

第１ＩＪ！！Ｉは本発明の一実施例を示す情報処理装置
のＳＣＵのブロック構成図、第２図は従来の方式と本発
明の方式との比較タイムチャート、第３図は実施例を示
す情報処理装置のブロック構成図、第４図はＳバスおよ
びバス権受授信号の説明図、第５図はＳバスのタイムチ
ャート、第６図は第１図に示すバスアービタの構成図、
第７図は同パスインタフェースの構成図、第８図は同リ
クエスト管理部の構成図、第９１１！ｌは同キュー管理
部の構成図、第１０図はウェイ数可変機構を持った同バ
スインタフェースの構成図、第１１図はウェイ数可変機
構を持った同リクエスト管理部の構成図である。 １０−ａ、　１Ｏ−ｂ−命令処理装置！！　（ＩＰ）　
、　１０−ｃ、　１０−ｄ・・・入出力処理装置！　（
ＩＯＰ）　、　２０・・・基本処理装置（ＢＰＵ）　、
　３０・ＲＡＭ、１００−・・記憶制御装置（ＳＣＩＪ
）、ＺＯＯ・・・バスアービタ、３００・・・Ｓバス、
４００・・・バスインタフェース、５００・・・リクエ
スト管理部、６００−０〜３・・・キュー管理部、７０
０−０〜３・・・メモリアクセス制御部。 ４克え祇 ＄、臀明酎耐 ノぐスイ中４やり ’ｓｕｓｇｇｑ　□ ５ＵＳＡＣＩ’トーーー−ｆ Ｓバス と−ｍ＝　−一 ＾−一ン 妬 図 Ｌ−一−−−−−−−−−−−−−−−−−−−−−−
」■ ■ 系 ω 茶 ω

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリアクセスリクエストを発生するリクエ
   スタ装置と該リクエストを処理する記憶制御装置とがバ
   スで結合され、バスアービタによりバス権授受を行う情
   報処理装置に於いて、該記憶制御装置内のバス出力待ち
   リクエストからのバス権要求信号を設け、リクエスタ装
   置からのバス権要求信号と同様に該バスアービタでバス
   使用可能期間を制御することを特徴とするメモリアクセ
   ス制御方式。 ２、特許請求の範囲第１項記載のメモリアクセス制御方
   式において、該記憶制御装置内にバスインタフェース回
   路とメモリアクセス回路とを持ち、該バスインタフェー
   ス回路と該メモリアクセス回路との間に処理完了リクエ
   スト用のバス出力待ちバッファ回路を設け、該メモリア
   クセス回路からのアクセス完了信号、または該バス出力
   待ちバッファ回路内に処理完了リクエストが存在するこ
   とを示す存在信号がオンの場合該バス権要求信号をオン
   にすることを特徴とするメモリアクセス制御方式。 ３、特許請求の範囲第１項記載のメモリアクセス制御方
   式において、該記憶制御装置内にバスインタフェース回
   路とメモリアクセス回路とを持ち、該バスインタフェー
   ス回路と該メモリアクセス回路との間に処理待ちリクエ
   スト用のバッファ回路を設け、該バスインタフェース回
   路からのリクエスト受付信号、または該処理待ちリクエ
   スト用のバッファ回路内に処理待ちリクエストが存在す
   ることを示す存在信号がオンの場合該メモリアクセス要
   求信号をオンにすることを特徴とするメモリアクセス制
   御方式。 ４、特許請求の範囲第１項記載のメモリアクセス制御方
   式において、該バス権要求信号にバス使用サイクル数を
   示す信号を付加し、該バスアービタでバス使用可能期間
   を制御することを特徴とするメモリアクセス制御方式。 ５、特許請求の範囲第１項記載のメモリアクセス制御方
   式において、該バスをアドレスバスとデータバスとコン
   トロールバスで構成し、該コントロールバスは該記憶制
   御装置にリクエストを転送する場合（以下スタート系バ
   ス手順という）に用いるスタート系コントロールバスと
   該記憶制御装置からリクエストの処理結果を転送する場
   合（以下エンド系バス手順という）に用いるエンド系コ
   ントロールバスで構成し、該バスの構成要素のうちどれ
   を使用するかを示すバス使用タイプ信号を該バス権要求
   信号に付加し、該バスアービタでバス使用可能期間を制
   御することを特徴とするメモリアクセス制御方式。 ６、特許請求の範囲第５項記載のメモリアクセス制御方
   式において、該データバスの使用要求が同時に発生しな
   いかぎりスタート系バス手順とエンド系バス手順を同時
   に受け付けることを特徴とするメモリアクセス制御方式
   。 ７、特許請求の範囲第１項記載のメモリアクセス制御方
   式において、該メモリアクセス回路と該バッファ回路を
   複数設けるインタリーブ構成を持ち、該バッファ回路の
   他にリクエスト固有の情報を保持するリクエストバッフ
   ァ回路を持ち、該リクエストバッファ回路内のリクエス
   ト情報とインタリーブされたリクエスト情報との間の同
   期を取るトークン情報を該リクエストバッファ回路内と
   インタリーブされたリクエスト情報内に持ち、インタリ
   ーブされた各処理完了リクエストからの同期化要求とト
   ークン情報とに基づき同期を取り、同期成立信号または
   該リクエストバッファ回路内に同期成立後バス出力待ち
   の処理完了リクエストが存在することを示す存在信号が
   オンの場合該バス権要求信号をオンにすることを特徴と
   するメモリアクセス制御方式。 ８、特許請求の範囲第７項記載のメモリアクセス制御方
   式において、インタリーブ構成のウェイ数を示す構成情
   報を持ち、該構成情報に基づきリクエスト情報を分解し
   、該リクエストバッファ回路内に該バス権要求信号を抑
   止する抑止信号を設け、１つのリクエストに対し複数個
   の該バス権要求信号が発生することを抑止することを特
   徴とするメモリアクセス制御方式。