JPH02185124A - Ａ―ｄ変換回路 - Google Patents
Ａ―ｄ変換回路Info
- Publication number
- JPH02185124A JPH02185124A JP610289A JP610289A JPH02185124A JP H02185124 A JPH02185124 A JP H02185124A JP 610289 A JP610289 A JP 610289A JP 610289 A JP610289 A JP 610289A JP H02185124 A JPH02185124 A JP H02185124A
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- Japan
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- signal
- circuit
- level
- voltage
- input analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 claims description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
〔従来の技術〕
従来、この種のＡ−Ｄ変換回路は、第４図に示すように
、アナログスイッチＳｚｏ、Ｓ２ｔ を備え、第１の
クロック信号ＣＫ１＄こ同期して入力アナログ信号ＩＮ
を伝達し、続いて第２のクロック信号ＣＫｚ ｌこ同
期して負の基準電圧（−ＶＲｔ）を伝達するスイッチ回
路２Ｂと、演算増幅器Ａｓ１ｅ抵抗Ｒ５１ｔコンデンサ
Ｃｌ１１及びアナログスイッチ８５１を備え、第１のク
ロック信号ＣＫＩ に同期してスイッチ回路２Ｂを介
して入力される入力アナログ信号ＩＮによりチャージア
ップした後、第２のクロック信号ＣＫ ｚ に同期し
てスイッチ回路２Ｂを介して入力される基準電圧（−Ｖ
ｎｌ）によりディスチャージし、この基準電圧（Ｖｙｕ
）の方向に移行させ、続いて第３のり關ツク信号ＣＫｓ
に同期して基準電位である接地電位にする積分回路５と
、この積分回路５の出力信号が接地電位より高い期間の
パルス幅を４つパルスを発生する比較器６と、この比較
器５の出力パルスのうち第２のクロック信号ＣＫ雪 と
同期する部分をとり出すカウンタ制ヤ回路７と、このカ
ウンタ制御回路７の出力パルスのパルス幅の期間、カウ
ント用の第４のクロック信号ＣＫ ４ のパルス数を
カウントするカウンタ回路８と、第３のクロック信号Ｃ
Ｋｎと同期してカウンタ回路８０カウント結果をラッチ
しディジタル信号ＯＵＴ’を出力するラッチ回路１０と
を有する構成となっている。
、アナログスイッチＳｚｏ、Ｓ２ｔ を備え、第１の
クロック信号ＣＫ１＄こ同期して入力アナログ信号ＩＮ
を伝達し、続いて第２のクロック信号ＣＫｚ ｌこ同
期して負の基準電圧（−ＶＲｔ）を伝達するスイッチ回
路２Ｂと、演算増幅器Ａｓ１ｅ抵抗Ｒ５１ｔコンデンサ
Ｃｌ１１及びアナログスイッチ８５１を備え、第１のク
ロック信号ＣＫＩ に同期してスイッチ回路２Ｂを介
して入力される入力アナログ信号ＩＮによりチャージア
ップした後、第２のクロック信号ＣＫ ｚ に同期し
てスイッチ回路２Ｂを介して入力される基準電圧（−Ｖ
ｎｌ）によりディスチャージし、この基準電圧（Ｖｙｕ
）の方向に移行させ、続いて第３のり關ツク信号ＣＫｓ
に同期して基準電位である接地電位にする積分回路５と
、この積分回路５の出力信号が接地電位より高い期間の
パルス幅を４つパルスを発生する比較器６と、この比較
器５の出力パルスのうち第２のクロック信号ＣＫ雪 と
同期する部分をとり出すカウンタ制ヤ回路７と、このカ
ウンタ制御回路７の出力パルスのパルス幅の期間、カウ
ント用の第４のクロック信号ＣＫ ４ のパルス数を
カウントするカウンタ回路８と、第３のクロック信号Ｃ
Ｋｎと同期してカウンタ回路８０カウント結果をラッチ
しディジタル信号ＯＵＴ’を出力するラッチ回路１０と
を有する構成となっている。
上述した従来のＡ−Ｄ変換回路は、入力アナログ信号Ｉ
Ｎがスイッチ回路２Ｂを介してそのまま積分回路５で積
分される構成となっているので、入力アナログ信号ＩＮ
の最大振幅が積分回路５のダイナミックレンジで制限さ
れてしまい、また最大振幅入力時のＡ−Ｄ変換速度で最
大動作周波数が制限されてしまうという欠点がある。
Ｎがスイッチ回路２Ｂを介してそのまま積分回路５で積
分される構成となっているので、入力アナログ信号ＩＮ
の最大振幅が積分回路５のダイナミックレンジで制限さ
れてしまい、また最大振幅入力時のＡ−Ｄ変換速度で最
大動作周波数が制限されてしまうという欠点がある。
本発明の目的は、入力アナログ信号の最大振幅の制限わ
くを広けることができ、かつＡ−Ｄ変換速度を上げるこ
とができるＡ−Ｄ変換回路を提供することにある。
くを広けることができ、かつＡ−Ｄ変換速度を上げるこ
とができるＡ−Ｄ変換回路を提供することにある。
本発明のＡ−Ｄ変換回路は、入力アナログ信号を異なる
複数の分圧比で分圧し出力する分圧回路と、この分圧回
路で分圧されたｙ、数の出力信号のうちの一つを選択信
号に従って選択し出力するスイッチ回路と、前記入力ア
ナログ信号のレベルが前記複数の分圧比と対応する複数
のレベル範囲のいずれにあるかを検出するレベル検出回
路と、このレベル検出回路の検出結果に従って前記選択
信号を発生する選択信号発生部と、前記スイッチ回路の
出力信号のレベルと対応した値のディジタル信号を発生
するディジタル変換手段と、このディジタル信号発生手
段からのディジタル信号の値に前記選択信号の指示する
前記分圧比の逆数と対応する値を乗算して出力する乗算
回路とを有している。
複数の分圧比で分圧し出力する分圧回路と、この分圧回
路で分圧されたｙ、数の出力信号のうちの一つを選択信
号に従って選択し出力するスイッチ回路と、前記入力ア
ナログ信号のレベルが前記複数の分圧比と対応する複数
のレベル範囲のいずれにあるかを検出するレベル検出回
路と、このレベル検出回路の検出結果に従って前記選択
信号を発生する選択信号発生部と、前記スイッチ回路の
出力信号のレベルと対応した値のディジタル信号を発生
するディジタル変換手段と、このディジタル信号発生手
段からのディジタル信号の値に前記選択信号の指示する
前記分圧比の逆数と対応する値を乗算して出力する乗算
回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
分圧回路１は、入力アナログ信号ＩＮの入力端子と接地
端子との間に直列接続された抵抗Ｒ１１〜ＲＩＮを備え
、入力アナログ信号ＩＮを異なる複数の分圧比で分圧し
て出力する。
端子との間に直列接続された抵抗Ｒ１１〜ＲＩＮを備え
、入力アナログ信号ＩＮを異なる複数の分圧比で分圧し
て出力する。
スイッチ回路２はアナログスイッチ８２０〜８２Ｎを備
え、分圧回路１で分圧された複数の出力信号の一つを選
択信号８８１〜ＳＳＮに従って選択し出力する一方、負
の第１の基準電圧（−ＶＲＩ）を第２のクロック信号Ｃ
Ｋｔに同期して出力する。
え、分圧回路１で分圧された複数の出力信号の一つを選
択信号８８１〜ＳＳＮに従って選択し出力する一方、負
の第１の基準電圧（−ＶＲＩ）を第２のクロック信号Ｃ
Ｋｔに同期して出力する。
レベル検出回路３は、第２の基準電圧ＶＲ２の入力端子
と接地端子との開に直列接続された抵抗Ｒｓ１〜ＲｓＮ
％及び比較器Ａ Ｂ １〜ＡＳＮを備え、入力アナログ
信号のレベルが分圧回路１の複数の分圧比と対応する複
数のレベル範囲のいずれにあるかを検出する。
と接地端子との開に直列接続された抵抗Ｒｓ１〜ＲｓＮ
％及び比較器Ａ Ｂ １〜ＡＳＮを備え、入力アナログ
信号のレベルが分圧回路１の複数の分圧比と対応する複
数のレベル範囲のいずれにあるかを検出する。
選択信号発生部４は、第１のクロック信号ＣＫ１と同期
し、かつレベル検出回路３の検出結果に従って選択信号
ＳＳＩ〜ＳＳＮを発生する。
し、かつレベル検出回路３の検出結果に従って選択信号
ＳＳＩ〜ＳＳＮを発生する。
積分回路５、比較器６、カウンタ制御回路７及びカウン
タ回路８は、第４図に示された従来のＡ−り変換回路と
同様の構成、機能、動作を有し、これらにより、スイッ
チ回路２から出力されるアナログ信号のレベルと対応し
た値のディジタル信号を発生するディジタル変換手段を
構成している。
タ回路８は、第４図に示された従来のＡ−り変換回路と
同様の構成、機能、動作を有し、これらにより、スイッ
チ回路２から出力されるアナログ信号のレベルと対応し
た値のディジタル信号を発生するディジタル変換手段を
構成している。
乗算回路９は、ディジタル変換手段からのディジタル信
号の値、すなわち、カウンタ回路８のカウント結果の値
に、選択信号ＳＳｓ〜ＳＳＮの指示する前記分圧比の逆
数と対応する値を乗算し出力する。
号の値、すなわち、カウンタ回路８のカウント結果の値
に、選択信号ＳＳｓ〜ＳＳＮの指示する前記分圧比の逆
数と対応する値を乗算し出力する。
ラッチ回路１０は、第３のクロック信号ＣＫｓと同期し
て乗算回路９の出力信号をラッチし出力ディジタル信号
ＯＵＴとして出力する。
て乗算回路９の出力信号をラッチし出力ディジタル信号
ＯＵＴとして出力する。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
入力アナログ信号ＩＮは、分圧回路１により異なる複数
の分圧で分圧され、これら分圧された信号はスイッチ回
路２のアナログスイッチＳＺｌ〜ｓｚＮにそれぞれ入力
される。
の分圧で分圧され、これら分圧された信号はスイッチ回
路２のアナログスイッチＳＺｌ〜ｓｚＮにそれぞれ入力
される。
一方、入力アナログ信号ＩＮはレベル検出回路３に入力
され、ここで入力アナログ信号ＩＮのレベルが、分圧回
路１の複数の分圧比と対応する複数のレベル範囲のいず
れにあるか検出され、選択信号発生部４はこの検出結果
ｔこ従って、アナログスイッチ３２１〜８２Ｎのいずれ
か一つを選択するための選択信号ＳＳｌ〜ＳＳＮを発生
する。
され、ここで入力アナログ信号ＩＮのレベルが、分圧回
路１の複数の分圧比と対応する複数のレベル範囲のいず
れにあるか検出され、選択信号発生部４はこの検出結果
ｔこ従って、アナログスイッチ３２１〜８２Ｎのいずれ
か一つを選択するための選択信号ＳＳｌ〜ＳＳＮを発生
する。
例えば、入力アナログ信号ＩＮが一番圓い基準電圧ＶＲ
２１より低いレベル範囲憂こあるときｔこは、選択信号
ＳＳ１ を活性化してアナログスイッチ３０を導通させ
、入力アナ日グ信号ＩＮをそのまま積分回ｇ５へ伝達す
る。また、基準電圧ＶＲ２１を越え二番目のレベル範囲
ｌこあるときは、選択信号ＳＳｚを活性化してアナログ
スイッチＳ２２を導通させ、入力アナログ信号ＩＮを１
７２に分圧した信号を積分回路５へ伝達する。
２１より低いレベル範囲憂こあるときｔこは、選択信号
ＳＳ１ を活性化してアナログスイッチ３０を導通させ
、入力アナ日グ信号ＩＮをそのまま積分回ｇ５へ伝達す
る。また、基準電圧ＶＲ２１を越え二番目のレベル範囲
ｌこあるときは、選択信号ＳＳｚを活性化してアナログ
スイッチＳ２２を導通させ、入力アナログ信号ＩＮを１
７２に分圧した信号を積分回路５へ伝達する。
積分回路５１こおいては、まず第１のクロック信号ＣＫ
、Ｊこ同期してスイッチ回路２のアナログスイッチＳｔ
１〜８２Ｎ を介して入力される入力アナログ信号Ｉ
Ｎによりチャージアップし、次に第２のクロック信号Ｃ
Ｋ ｔに同期してアナログスイッチＳＢを介して入力さ
れる負の基準電圧（−ＶＲＩ）により所定の時定数でデ
ィスチャージして基準電圧（−Ｖｕｓ）の方向に移行さ
せ、続いて第３のクロック信号ＣＫ３に同期してアナロ
グスイッチＳｓｓを導通させて接地電位に収束させて出
力パルスｖ２を得る。
、Ｊこ同期してスイッチ回路２のアナログスイッチＳｔ
１〜８２Ｎ を介して入力される入力アナログ信号Ｉ
Ｎによりチャージアップし、次に第２のクロック信号Ｃ
Ｋ ｔに同期してアナログスイッチＳＢを介して入力さ
れる負の基準電圧（−ＶＲＩ）により所定の時定数でデ
ィスチャージして基準電圧（−Ｖｕｓ）の方向に移行さ
せ、続いて第３のクロック信号ＣＫ３に同期してアナロ
グスイッチＳｓｓを導通させて接地電位に収束させて出
力パルスｖ２を得る。
比較器６及びカウンタ制御回路７は、出力信号■２ の
接地電位より大きく、かつ第２のクロック信号ＣＫｚと
同期した部分（Ｔ１．Ｔ２）をとり出し出力パルス■３
として出力する。
接地電位より大きく、かつ第２のクロック信号ＣＫｚと
同期した部分（Ｔ１．Ｔ２）をとり出し出力パルス■３
として出力する。
カウンタ回路８は、この出力パルスＶ３ のパルス幅の
期間Ｔｌ、Ｔ２、カウント用の第４のクロック信号ＣＫ
４のパルス数をカウントし、カウント結果をディジタル
信号として出力する。
期間Ｔｌ、Ｔ２、カウント用の第４のクロック信号ＣＫ
４のパルス数をカウントし、カウント結果をディジタル
信号として出力する。
乗算回路９は、カウンタ回路９からのディジタル信号Ｉ
こよるカウント結果の値に、選択信号ｓｓ！〜ＳＳＨの
指示に従って、例えば、選択信号ＳＳ１が活性化されて
いるときは（×１）、選択信号ＳＳ２が活性化されてい
るとき（×２）の演算を行い、入力アナログ信号ＩＮの
レベルと対応した値のディジタル信号としてラッチ回路
１０を介して出力される。
こよるカウント結果の値に、選択信号ｓｓ！〜ＳＳＨの
指示に従って、例えば、選択信号ＳＳ１が活性化されて
いるときは（×１）、選択信号ＳＳ２が活性化されてい
るとき（×２）の演算を行い、入力アナログ信号ＩＮの
レベルと対応した値のディジタル信号としてラッチ回路
１０を介して出力される。
このように、入力アナログ信号ＩＮを一旦分圧回路１で
分圧して積分回路５を含むディジタル変換手段でディジ
タル信号に変換し、この後で変換されたディジタル信号
の値ｌζ分圧比の逆数の値を乗算して元の入力アナログ
信号ＩＮのレベルと対応する値に戻したディジタル信号
としているので、積分回路５を含むディジタル変換手段
で扱かわれるアナ日グ信号のレベルの範囲が狭くなり、
従ってＡ−Ｄ変換速度が速くなる。また、入力アナログ
信号ＩＮのレベルが高くなっても分圧回路１で分圧され
て積分回路５へ入力されるので、入力アナログ信号ＩＮ
の最大振幅の制限わくが広がり、処理できるレベル範囲
が拡大される。
分圧して積分回路５を含むディジタル変換手段でディジ
タル信号に変換し、この後で変換されたディジタル信号
の値ｌζ分圧比の逆数の値を乗算して元の入力アナログ
信号ＩＮのレベルと対応する値に戻したディジタル信号
としているので、積分回路５を含むディジタル変換手段
で扱かわれるアナ日グ信号のレベルの範囲が狭くなり、
従ってＡ−Ｄ変換速度が速くなる。また、入力アナログ
信号ＩＮのレベルが高くなっても分圧回路１で分圧され
て積分回路５へ入力されるので、入力アナログ信号ＩＮ
の最大振幅の制限わくが広がり、処理できるレベル範囲
が拡大される。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、入力アナログ信号ＩＮの分圧比を＠１’
＠１／２°の二つだけにした最も単純化された例を
示したもので、分圧回路ＩＡの抵抗Ｒ，、、Ｒ１，の値
は等しくすることができ、またレベル検出回路３ムは抵
抗が不等となり比較器１個の構成で済む。また、乗算回
路９ムも、選択信号ＳＳｓが活性化されたときのみ（×
２）の演算を行いその他のときはそのままの値で通過さ
せればよい。
＠１／２°の二つだけにした最も単純化された例を
示したもので、分圧回路ＩＡの抵抗Ｒ，、、Ｒ１，の値
は等しくすることができ、またレベル検出回路３ムは抵
抗が不等となり比較器１個の構成で済む。また、乗算回
路９ムも、選択信号ＳＳｓが活性化されたときのみ（×
２）の演算を行いその他のときはそのままの値で通過さ
せればよい。
このように、回路構成も極めて単純化することができる
。
。
以上説明したように本発明は、入力アナログ信号を一旦
分圧して積分回路、カウンタ回路を含むディジタル変換
手段でディジタル信号ｌこ変換し、この後、変換された
ディジタル信号の値に分圧比の逆数の値を乗算して元の
入力アナログ信号のしベルと対応する値に戻したディジ
タル信号にする構成とすることにより、大きいレベルの
入力アナログ信号が入力されても分圧されてディジタル
変換手段に入力されるので、入力アナログ信号の最大振
幅の制限わくが広がり処理できるレベル範囲を拡大する
ことができ、かつディジタル変換手段で扱われる信号の
レベル範囲が限定されるので、Ａ−Ｄ変換速度を向上さ
せることができる効果がある。
分圧して積分回路、カウンタ回路を含むディジタル変換
手段でディジタル信号ｌこ変換し、この後、変換された
ディジタル信号の値に分圧比の逆数の値を乗算して元の
入力アナログ信号のしベルと対応する値に戻したディジ
タル信号にする構成とすることにより、大きいレベルの
入力アナログ信号が入力されても分圧されてディジタル
変換手段に入力されるので、入力アナログ信号の最大振
幅の制限わくが広がり処理できるレベル範囲を拡大する
ことができ、かつディジタル変換手段で扱われる信号の
レベル範囲が限定されるので、Ａ−Ｄ変換速度を向上さ
せることができる効果がある。
回路、９，９人・・・・・・乗算回路、１０・・・・・
・ラッチ回路。
・ラッチ回路。
Claims (1)
- 入力アナログ信号を異なる複数の分圧比で分圧し出力す
る分圧回路と、この分圧回路で分圧された複数の出力信
号のうちの一つを選択信号に従って選択し出力するスイ
ッチ回路と、前記入力アナログ信号のレベルが前記複数
の分圧比と対応する複数のレベル範囲のいずれにあるか
を検出するレベル検出回路と、このレベル検出回路の検
出結果に従って前記選択信号を発生する選択信号発生部
と、前記スイッチ回路の出力信号のレベルと対応した値
のディジタル信号を発生するディジタル変換手段と、こ
のディジタル信号発生手段からのディジタル信号の値に
前記選択信号の指示する前記分圧比の逆数と対応する値
を乗算して出力する乗算回路とを有することを特徴とす
るＡ−Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP610289A JPH02185124A (ja) | 1989-01-12 | 1989-01-12 | Ａ―ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP610289A JPH02185124A (ja) | 1989-01-12 | 1989-01-12 | Ａ―ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02185124A true JPH02185124A (ja) | 1990-07-19 |
Family
ID=11629140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP610289A Pending JPH02185124A (ja) | 1989-01-12 | 1989-01-12 | Ａ―ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02185124A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023678A (ja) * | 1973-06-30 | 1975-03-13 | ||
| JPS62188430A (ja) * | 1986-02-13 | 1987-08-18 | Clarion Co Ltd | アナログ−デイジタル変換装置 |
-
1989
- 1989-01-12 JP JP610289A patent/JPH02185124A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023678A (ja) * | 1973-06-30 | 1975-03-13 | ||
| JPS62188430A (ja) * | 1986-02-13 | 1987-08-18 | Clarion Co Ltd | アナログ−デイジタル変換装置 |
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