JPH02184063A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ウェハースケールインテグレーション（以下
、ＷＳＩという）に代表される大規模な半導体装置及び
その製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a large-scale semiconductor device represented by wafer scale integration (hereinafter referred to as WSI) and a manufacturing method thereof.
第２図（ａ）〜（ｅ）は従来のＷＳＩ半導体装置の製造
方法を示す工程説明図である。従来の製造方法は、大き
く分けて４段階の工程からなる。FIGS. 2(a) to 2(e) are process explanatory diagrams showing a conventional method for manufacturing a WSI semiconductor device. Conventional manufacturing methods are roughly divided into four steps.
以下、この図に従って説明する。The explanation will be given below according to this figure.
まず、同図（ａ）はＷＳ１半導体装置の構成を示してい
る。ＷＳ１半導体装置はＲＡＭ１ａ、ＲＯＭ１ｂ、ＣＰ
Ｕ１ｃ、ｌ１０１ｄ及び冗長回路１４から成る。この場
合、ウェハースケールでチップを製造するため、ウェハ
ー内の極一部の欠陥（例えば、半導体材料に起因する結
晶欠陥や異物等に代表される製造プロセス上の欠陥等）
が致命的となる。このため、ウェハープロセス後の機能
の修復を可能とする冗長回路１４が必須である。First, FIG. 3A shows the configuration of the WS1 semiconductor device. The WS1 semiconductor device has RAM1a, ROM1b, CP
It consists of U1c, l101d and a redundant circuit 14. In this case, since chips are manufactured on a wafer scale, defects in only a small part of the wafer (for example, defects in the manufacturing process such as crystal defects or foreign objects caused by semiconductor materials, etc.)
becomes fatal. For this reason, a redundant circuit 14 is essential to enable functional restoration after wafer processing.
従って、回路設計も冗長回路１４を十分考慮されている
。Therefore, the redundant circuit 14 is also fully considered in the circuit design.
同図（ｂ）は同図（ａ）における各回路のパターンデー
タ２を示している。このように、各データは一括にデー
タ処理が行なわれる。FIG. 3(b) shows pattern data 2 of each circuit in FIG. 1(a). In this way, each piece of data is processed at once.
同図（Ｃ）はウェハープロセスによる素子、配線の形成
を示している。この段階では、うエバー３に通常の半導
体チップを形成する場合と同様のウェハープロセスを用
いて、バソシーベーション工程前までの素子、配線の形
成を行なう。FIG. 2C shows the formation of elements and wiring by a wafer process. At this stage, the same wafer process as in the case of forming a normal semiconductor chip on the wafer 3 is used to form elements and wiring up to the bathocization step.
同図（ｄ）は、ウェハーテストによる欠陥検出と機能修
復を示している。ウェハーテストによって欠陥箇所を検
出し、ウェハー３上の実際の冗長回路１５を用いて機能
修復を行なう。この場合の修復は、回路上に設けられた
ヒユーズをレーザビームで切断（記号Ａ）したり、又は
レーザビーム及び金属原子を含んだ反応性ガスを用いて
冗長回路１５の接続（記号Ｂ）を行なうことによって行
なわれる。Figure (d) shows defect detection and functional repair by wafer testing. A defective portion is detected by a wafer test, and the function is repaired using the actual redundant circuit 15 on the wafer 3. Repair in this case involves cutting the fuse provided on the circuit with a laser beam (symbol A), or using a laser beam and a reactive gas containing metal atoms to repair the redundant circuit 15 (symbol B). It is done by doing.
同図（ｅ）は、パッシベーション膜１１の形成及びアセ
ンブリを示している。ウェハーチップ全面のパッシベー
ション膜１１を形成した後、セラミック等のパッケージ
に固定する。次に、ワイヤボンディング法等を用いて外
部電極６とチップ上のパッド電極との接続を行ない、最
後にパフケージの封止を行なう。なお、５はチップ支持
基板、８はピン、１２はボンディングワイヤ、１３はパ
ンケージ用表蓋である。FIG. 3(e) shows the formation and assembly of the passivation film 11. After forming a passivation film 11 on the entire surface of the wafer chip, the wafer chip is fixed to a package such as ceramic. Next, the external electrodes 6 are connected to pad electrodes on the chip using a wire bonding method or the like, and finally the puff cage is sealed. In addition, 5 is a chip support board, 8 is a pin, 12 is a bonding wire, and 13 is a top cover for a pan cage.
従来の半導体装置及びその製造方法は、以上のように構
成されているので、ウェハー内の欠陥を回避するための
冗長回路が必要であり、回路設計が制限される。従って
、ランダムロジック等の論理回路には適用することが困
難である。Since the conventional semiconductor device and its manufacturing method are configured as described above, a redundant circuit is required to avoid defects within the wafer, which limits circuit design. Therefore, it is difficult to apply it to logic circuits such as random logic.
また、高密度で微細な回路パターンを有する場合、欠陥
が多く冗長回路で修復が完全に出来ないケースが多く、
歩留まりが悪いという欠点があった。In addition, when there are high-density and fine circuit patterns, there are many cases where there are many defects and redundant circuits that cannot be completely repaired.
The drawback was that the yield was low.
本発明は上記の欠点を解消するためになさせたもので、
柔軟な回路設計が可能であると共に、歩留まりの高いＷ
Ｓ１半導体装置を得ることを目的とする。The present invention was made to solve the above-mentioned drawbacks,
W allows flexible circuit design and has high yield.
The purpose is to obtain an S1 semiconductor device.
本発明に係る半導体装置は、半導体チップを支持する半
導体チップ支持基板と、この半導体チップ支持基板上に
敷き詰められるように配置され、同種もしくは異種の半
導体チップ材料から成り半導体装置の各々の内部機能を
有する回路ブロックと、この回路ブロック間の隙に埋込
まれた絶縁性樹脂と、この絶縁性樹脂を介して回路ブロ
ック間に形成された金属配線と、この金属配線を含み全
回路ブロック上に形成されたパッシベーション膜と、半
導体チップ支持基板上に設けた外部電極及び回路ブロッ
ク上の金属配線を接続するワイヤ配線とを備えている。A semiconductor device according to the present invention includes a semiconductor chip support substrate that supports semiconductor chips, and is arranged so as to be spread over the semiconductor chip support substrate, and is made of the same or different types of semiconductor chip materials, and has internal functions of each of the semiconductor devices. A circuit block that has a circuit block, an insulating resin embedded in the gap between the circuit blocks, a metal wiring formed between the circuit blocks via this insulating resin, and a circuit block formed on all circuit blocks including this metal wiring. The semiconductor device includes a passivation film formed on the substrate, and wire wiring that connects the external electrode provided on the semiconductor chip support substrate and the metal wiring on the circuit block.
また、本発明に係る半導体装置の製造方法は、半導体装
置における複数の内部機能をそれぞれ機能別にブロック
化しこのブロック化した回路ブロックを半導体ウェハー
プロセスを用いて半導体基板毎に形成する工程と、この
半導体基板をテストして回路ブロックの良品を選定する
工程と、回路ブロックのダイシングライン上をテーパー
状にエツチングする工程と、良品の回路ブロック切り出
すと共に必要に応じて切り出した回路ブロックの切り出
し画を斜めに研磨する工程と、回路ブロックを半導体チ
ップ支持板に敷き詰めて固定する工程と、回路ブロック
間の隙を樹脂で埋め込む工程と、回路ブロック間を樹脂
を介して金属配線を形成する工程と、回路ブロック上の
金属パッドを除いてパッシベーション膜を形成する工程
と、回路ブロック上の金属バンドと半導体チップ支持基
板上の外部電極とを接続配線する工程とを有している。Further, the method for manufacturing a semiconductor device according to the present invention includes a step of dividing a plurality of internal functions in a semiconductor device into blocks for each function and forming the circuit blocks for each semiconductor substrate using a semiconductor wafer process; The process of testing the board and selecting good circuit blocks, the process of etching the circuit blocks in a tapered shape on the dicing line, cutting out the good circuit blocks, and cutting out the cut out images of the cut out circuit blocks diagonally as necessary. A process of polishing, a process of laying and fixing the circuit blocks on a semiconductor chip support plate, a process of filling the gaps between the circuit blocks with resin, a process of forming metal wiring between the circuit blocks via resin, and a process of forming the circuit blocks. The method includes a step of forming a passivation film excluding the upper metal pad, and a step of connecting and wiring the metal band on the circuit block and the external electrode on the semiconductor chip support substrate.
半導体装置の各機能をブロック化して各々の独立して設
計、製造し、良品のブロックのみを取り出して該半導体
装置を構成する。Each function of a semiconductor device is divided into blocks, each of which is independently designed and manufactured, and only good blocks are taken out to construct the semiconductor device.
以下、本発明の実施例を図に従って説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図（ａ）〜（ｊ）は本発明の一実施例を示すＷＳ１
半導体装置における製造工程の工程説明図である。本実
施例ではｌチップマイクロコンピュータの場合について
説明する。FIGS. 1(a) to (j) show WS1 showing an embodiment of the present invention.
FIG. 3 is a process explanatory diagram of a manufacturing process in a semiconductor device. In this embodiment, a case of an l-chip microcomputer will be explained.
まず、第１図＜ａ＞は半導体装置の構成ブロックを示し
ている。各ブロックは大きく分けてＲＡＭ１ａ、ＲＯＭ
１ｂ、ＣＰＵＩｃ、ｌ１０１ｄのブロックより構成され
る。これらは、設計及び製造のためにさらに小さなブロ
ックに分割することができる。First, FIG. 1 <a> shows the structural blocks of a semiconductor device. Each block is roughly divided into RAM1a and ROM.
It consists of blocks 1b, CPUIc, and l101d. These can be further divided into smaller blocks for design and manufacturing.
同図（ｂ）において、各ブロックに対しブロック毎に回
路及びパターン設計を行ない、半導体ウェハープロセス
のためのパターンデータ２ａ〜２ｄに変換する。なお、
仕上がりの各ブロックサイズは一定の大きさ若しくはそ
れらを組み合わせた大きさに規格化されている。In FIG. 2B, circuit and pattern designs are performed for each block and converted into pattern data 2a to 2d for semiconductor wafer processing. In addition,
Each finished block size is standardized to a fixed size or a combination of these sizes.
同図（Ｃ）において、各回路ブロック毎に通常の半導体
ウェハープロセスを用いて、ウェハー上に素子及びブロ
ック内の配線を形成する。各ウェハー３ａ〜３ｃは全て
同種のウェハー（例えば、シリコン）を用いてもよいし
、異種のウェハー（例えば、ガリウム砒素）を含めても
よい。このとき、パターンデータ２ａ〜２ｄをウェハー
３ａ〜３ｄに応じて用いるが、各々のデバイス構造や回
路パターンの微細度も異なるので、形成された各ブロッ
クの歩留まりもそれに応じて差がある。In FIG. 1C, elements and wiring within the block are formed on the wafer using a normal semiconductor wafer process for each circuit block. The wafers 3a to 3c may all be the same type of wafer (for example, silicon), or may include different types of wafers (for example, gallium arsenide). At this time, the pattern data 2a to 2d are used depending on the wafers 3a to 3d, but since the fineness of each device structure and circuit pattern is different, the yield of each formed block is also different accordingly.
例えば、ＲＡＭ３ａ、ＲＯＭ３ｂ等は回路線中もサブミ
クロン領域となり歩留まりが悪い。For example, in the RAM 3a, ROM 3b, etc., even the circuit lines are in the submicron range, resulting in poor yield.
次に、同図（ｄ）において、ウェハー３ａ〜３ｄの各チ
ップ毎にウェハーテストを行ない、各ウェハー３ａ〜３
ｄに対応する良品の回路ブロック４（４ａ〜４ｄ）のみ
を切り出す。ここで、半導体装置のチップに必要な各回
路ブロックの個数が判っているので（例えば、４ａは９
個、４ｂは１個、４Ｃは６個、４ｄは６個）、各回路ブ
ロックの歩留まりに応じてウェハーの投入枚数を設定し
ておき、無駄のないように良品の回路ブロックを得る。Next, in the same figure (d), a wafer test is performed for each chip of wafers 3a to 3d, and
Only good circuit blocks 4 (4a to 4d) corresponding to d are cut out. Here, since the number of each circuit block required for the chip of the semiconductor device is known (for example, 4a is 9
(1 for 4b, 6 for 4C, 6 for 4d), and the number of wafers to be introduced is set according to the yield of each circuit block, so that good circuit blocks are obtained without waste.
なお、ウェハープロセスの最後にレジストをマスクとし
てブロック境界を等方性エツチングをするか、若しくは
切り出した後にエツジを研磨することによってブロック
エツジにテーパーをつけておく。Note that, at the end of the wafer process, the block edges are tapered by isotropically etching the block boundaries using a resist as a mask, or by polishing the edges after cutting out.
そして、同図（ｅ）において、切り出した良品ビット４
ａ〜４ｄ（２２個）をチップ支持基板５に敷き詰めて固
定する。支持基板５にはセラミックを用い、接着剤とし
て例えばエポキシ系の樹脂を用いる。In the same figure (e), the good bit 4 is cut out.
A to 4d (22 pieces) are laid out on the chip support substrate 5 and fixed. Ceramic is used for the support substrate 5, and epoxy resin, for example, is used as the adhesive.
同図（「）は同図（ｅ）におけるＩ−１断面図である。The figure (') is a sectional view taken along line I-1 in the figure (e).
ここで、６は支持基板上の外部電極であり、実装のため
ピン８と支持基板５の中を通って接続されている。また
、良品ブロック４ａ〜４ｄは、支持基板５上に敷き詰め
られているが、ブロックエツジのデーバー等により厳密
には１００μｍ程度の隙がおいている。Here, 6 is an external electrode on the support substrate, and is connected to the pin 8 through the support substrate 5 for mounting. Furthermore, although the good blocks 4a to 4d are laid out on the support substrate 5, there is a gap of about 100 .mu.m to be exact due to the block edge deburr and the like.
同図（ｇ）において、各回路ブロック間の隙をポリイミ
ド樹脂７により埋める。この埋め込み方法としてポリイ
ミドをブロック全面に埋め込み、反応性ドライエツチン
グを用いてエッチバックする方法が一層に用いられる。In the figure (g), the gaps between each circuit block are filled with polyimide resin 7. As a filling method, a method is often used in which polyimide is buried all over the block and etched back using reactive dry etching.
次に、同図（ｈ）及び（ｉ）におい°ζ、ブロック間配
線９を行なう。同時に外部電極６との配線に用いるポン
ディングパッド１０を形成しておく。Next, in (h) and (i) of the same figure, the inter-block wiring 9 is performed. At the same time, a bonding pad 10 used for wiring with the external electrode 6 is formed.
なお、ブロック間配線には、レーザーＣＶＤ法や集束イ
オンビームデポジションによる直接配線法や、電子ビー
ム直接描画によるレジストバターニングを用いたリフト
オフ配線法が用いられる。これらの方法は、ブロック敷
き詰め時の位置ずれを検出しながらバターニングが可能
であるからである。Note that a direct wiring method using a laser CVD method or focused ion beam deposition, or a lift-off wiring method using resist patterning using electron beam direct writing is used for inter-block wiring. This is because these methods allow buttering to be performed while detecting positional deviations when laying blocks.
ｉ後に、同図（ｊ）において、パッシベーション、ワイ
ヤボンディング及びパンケージングを行なう。図におい
て１１はパッシベーション用窒化膜、１２はボンディン
グワイヤ、Ｉ３はパッケージ用表蓋である。なお、ポン
ディングパッド１０に被っているパッシベーション用窒
化膜や外部電極６上に被っているポリイミド膜、窒化膜
はレジストをマスクとしてウェットもしくはドライエツ
チングによって取り除いておく。After step i, passivation, wire bonding, and pancaging are performed in FIG. In the figure, 11 is a passivation nitride film, 12 is a bonding wire, and I3 is a package top cover. Note that the passivation nitride film covering the bonding pad 10 and the polyimide film and nitride film covering the external electrode 6 are removed by wet or dry etching using a resist as a mask.
なお、上記実施例では、ブロック間配線に一層配線を用
いたが、接続すべきブロック間に１個またはそれ以上の
ブロックが介在する場合、眉間絶縁膜を用いて多層配線
を施してもよい。In the above embodiment, a single-layer wiring is used for inter-block wiring, but if one or more blocks are interposed between blocks to be connected, multi-layer wiring may be provided using an insulating film between the eyebrows.
このように本実施例のおける半導体装置及びその製造方
法は、ＷＳ１半辱体チップの機能をブ１１ツク化して各
々の独立して設計、製造し、良品のブロックのみを取り
出して敷き詰めるように構成したので、冗長回路を組み
込む必要がなく、柔軟な設計が可能であり、歩留まりの
高い半導体装置が得られる効果がある。In this way, the semiconductor device and its manufacturing method in this embodiment are structured so that the functions of the WS1 half-body chip are divided into 11 blocks, each of which is independently designed and manufactured, and only good blocks are taken out and laid out. Therefore, there is no need to incorporate a redundant circuit, flexible design is possible, and a semiconductor device with high yield can be obtained.
また、ブロック間の隙が樹脂で埋め込まれているので、
通常のウェハープロセスと同様に微細で信顛性の高いブ
ロック間配線が得られる効果を有する。In addition, the gaps between the blocks are filled with resin, so
Similar to the normal wafer process, this method has the effect of providing fine and highly reliable inter-block wiring.
以上説明のように本発明の半導体装置及びその製造方法
は、半導体装置の各機能をブロック化して各々の独立し
て設計、製造し、良品のブロックのみを取り出して敷き
詰めるように構成したので、冗長回路を組み込む必要が
なく、柔軟な設計が可能であり、歩留まりの高い半導体
装置が得られる効果を有する。As explained above, the semiconductor device and its manufacturing method of the present invention are structured so that each function of the semiconductor device is divided into blocks, each of which is independently designed and manufactured, and only good blocks are taken out and laid out. There is no need to incorporate a circuit, flexible design is possible, and a semiconductor device with high yield can be obtained.
第１図（ａ）〜（ｊ）は本発明の一実施例を示すＷＳＩ
半導体装置における製造工程の工程説明図、第２図（ａ
）〜（ｅ）は従来のＷＳＩ半導体装置の製造方法を示す
工程説明図である。
４ａ〜４ｄ・・・良品の回路ブロック、５・・・チップ
支持基板、６・・・外部電極、７・・・ポリイミド樹脂
、８・・・ピン、９・・・ブロック間配線、１０・・・
ポンディングパッド、１１・・・パッシベーション窒化
膜、１２・・・ボンディングワイヤ、１３・・・パンケ
ージ用表蓋、１４・・・冗長回路。
第１−ハイｆ）ｌ）FIGS. 1(a) to (j) are WSI diagrams showing one embodiment of the present invention.
A process explanatory diagram of the manufacturing process in a semiconductor device, FIG. 2 (a
) to (e) are process explanatory diagrams showing a conventional method for manufacturing a WSI semiconductor device. 4a to 4d... Good circuit block, 5... Chip support substrate, 6... External electrode, 7... Polyimide resin, 8... Pin, 9... Inter-block wiring, 10...・
Bonding pad, 11... Passivation nitride film, 12... Bonding wire, 13... Front cover for pancage, 14... Redundant circuit. 1st - high f) l)
Claims (2)
おいて、 半導体チップを支持する半導体チップ支持基板と、 この半導体チップ支持基板上に敷き詰められるように配
置され、同種もしくは異種の半導体チップ材料から成り
半導体装置の各々の内部機能を有する回路ブロックと、 この回路ブロック間の隙に埋込まれた絶縁性樹脂と、 この絶縁性樹脂を介して前記回路ブロック間に形成され
た金属配線と、 この金属配線を含み全回路ブロック上に形成されたパッ
シベーション膜と、 前記半導体チップ支持基板上に設けた外部電極及び前記
回路ブロック上の金属配線を接続するワイヤ配線とを備
えたことを特徴する半導体装置。(1) In a semiconductor device composed of a plurality of circuit blocks, there is a semiconductor chip support substrate that supports semiconductor chips, and a semiconductor chip made of the same or different types of semiconductor materials arranged so as to be spread over the semiconductor chip support substrate. A circuit block having each internal function of the device, an insulating resin embedded in the gap between the circuit blocks, a metal wiring formed between the circuit blocks via the insulating resin, and the metal wiring. What is claimed is: 1. A semiconductor device comprising: a passivation film formed on all circuit blocks including: a wire interconnection connecting an external electrode provided on the semiconductor chip support substrate and a metal interconnection on the circuit block.
製造方法において、 この半導体装置における複数の内部機能をそれぞれ機能
別にブロック化し、このブロック化した回路ブロックを
半導体ウェハープロセスを用いて半導体基板毎に形成す
る工程と、 この半導体基板をテストして前記回路ブロックの良品を
選定する工程と、 前記回路ブロックのダイシングライン上をテーパー状に
エッチングする工程と、 前記良品の回路ブロック切り出すと共に必要に応じて切
り出した回路ブロックの切り出し画を斜めに研磨する工
程と、 前記回路ブロックを半導体チップ支持板に敷き詰めて固
定する工程と、 前記回路ブロック間の隙を樹脂で埋め込む工程と、 前記回路ブロック間を前記樹脂を介して金属配線を形成
する工程と、 前記回路ブロック上の金属パッドを除いてパッシベーシ
ョン膜を形成する工程と、 前記回路ブロック上の金属パッドと半導体チップ支持基
板上の外部電極とを接続配線する工程とを有することを
特徴とする半導体装置の製造方法。(2) In a method for manufacturing a semiconductor device composed of a plurality of circuit blocks, a plurality of internal functions of the semiconductor device are divided into blocks according to function, and the circuit blocks are divided into blocks for each semiconductor substrate using a semiconductor wafer process. A step of testing this semiconductor substrate to select a non-defective circuit block; A step of etching a dicing line of the circuit block in a tapered shape; Cutting out the non-defective circuit block and etching the circuit block as necessary. a step of diagonally polishing the cut out image of the cut out circuit blocks; a step of laying and fixing the circuit blocks on a semiconductor chip support plate; a step of filling the gaps between the circuit blocks with resin; and a step of filling the gaps between the circuit blocks with a resin. a step of forming metal wiring through resin; a step of forming a passivation film excluding the metal pads on the circuit block; and a step of connecting the metal pads on the circuit block and external electrodes on the semiconductor chip support substrate. 1. A method for manufacturing a semiconductor device, comprising the steps of:
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1989
- 1989-01-11 JP JP411589A patent/JP2670832B2/en not_active Expired - Fee Related
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| US5701031A (en) * | 1990-04-26 | 1997-12-23 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
| USRE37539E1 (en) | 1990-04-26 | 2002-02-05 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
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