JP4236509B2

JP4236509B2 - Manufacturing method of semiconductor memory

Info

Publication number: JP4236509B2
Application number: JP2003128516A
Authority: JP
Inventors: 信一寺薗
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-05-07
Filing date: 2003-05-07
Publication date: 2009-03-11
Anticipated expiration: 2023-05-07
Also published as: JP2004335672A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置及び集積回路に形成されたメモリの冗長回路による救済を行う半導体メモリの救済方法に関するものである。
【０００２】
【従来の技術】
図１０は、従来のメモリの冗長回路を用いた救済フローを示す図である。
図１１は、従来のメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図であり、図１１（ａ）は、上面図、図１１（ｂ）は、側面図である。
図１２は、従来のメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図であり、図１２（ａ）は、上面図、図１２（ｂ）は、側面図である。
図１１、１２において、冗長回路用のメモリ救済用フューズＦ１、Ｆ２、Ｆ３、Ｆ４が図１１（ａ）、図１２（ａ）に示され、この内、救済用フューズＦ２の構造が、図１１（ｂ）、図１２（ｂ）に示される。救済用フューズＦ２上には、フューズ上酸化膜厚ｔｆに酸化膜が形成され、その上にウエハ表面を保護するポリイミド膜厚ｔｐｉｘの保護膜が設けられている。
【０００３】
図１０において、ウエハは、ウエハプロセスで、レーザートリミングの救済率確保と安定化のため、（１）フューズ上酸化膜エッチングを行い、図１１に示されるようにフューズ上酸化膜を所定の膜厚（ｔｆ）に調整し、ウエハテスト工程に送られる。ウエハテストでは、まず（２）プリテストを実施し、冗長回路による救済用パターンを決定する。その後、（３）レーザートリミングで、先に決定した救済パターンに従って、図１２に示されるように救済用フューズＦ２の切断を行い、メモリの救済を行う。そして（４）ポストテストで、最終的な良品チップを確認する。その後、バンプ工程に送られ、受入のための（５）エッチングによる表面クリーニング、（６）バンプメッキパターン形成を行った後に、アセンブリ工程で、（７）ＦＣ−ＢＧＡ形成されてパッケージングされ、（８）ファイナルテストを経て良品として完成される（特許文献１参照）。
特許文献２には、ウエハ検査工程の後、フューズ切断工程を経て、パッケージ組立工程に行く記載がある。
【０００４】
【特許文献１】
特開２００２−３１９６３５号公報（第８〜９頁、図６）
【特許文献２】
特開２００１−２６７３８９号公報（第７〜８頁、図２）
【０００５】
【発明が解決しようとする課題】
従来のメモリの救済方法では、効率良く、安定した救済率を得るためには、救済用のフューズ上酸化膜を所定の規格の厚さに調整する必要がある。この場合、後工程であるバンプ工程の（５）表面クリーニング、（６）バンプメッキパターン形成において、このフューズ上酸化膜がエッチングされるため、フューズ上の保護膜でもあるフューズ上酸化膜が消失し、救済したメモリが不良になったり、信頼性上に問題が発生するなどの問題点があった。
また、バンプ工程でのフューズ上酸化膜のエッチング量を想定して、あらかじめ、ウエハプロセス完了時にフューズ上酸化膜厚を最適な膜厚より厚くなるように調整した場合には、レーザートリミングの条件を最適化できないため、救済率の低下や変動が発生し、安定した歩留まりを確保できない問題があった。
【０００６】
この発明は、上記のような問題点を解決するためになされたものであり、冗長回路により不良救済を行うことにより、半導体メモリを安定した歩留まりを信頼性を確保して得るようにした半導体メモリの救済方法を得ることを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体メモリの製造方法においては、ウエハ上にフューズを形成する工程、このフューズ上に酸化膜を形成し、所定の膜厚になるようにエッチングする工程、前記エッチングの工程の後に前記ウエハの表面クリーニングを行う工程、前記表面クリーニングを行う工程の後にバンプメッキパターンの形成を行う工程、及び前記バンプメッキパターンの形成を行う工程の後に、ウエハテストにより決定された救済パターンにしたがって前記フューズをレーザートリミングする工程を含み、前記表面クリーニングを行う工程は、前記フューズ上の酸化膜をエッチングする工程により形成される前記酸化膜の膜厚に応じた条件により行われることを特徴とするものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるメモリの冗長回路を用いた救済フローを示す図である。
実施の形態１では、ウエハは、ウエハプロセス工程で、レーザートリミングの救済率確保と安定化のため、（１）フューズ上酸化膜エッチングを行い、フューズ上酸化膜を所定の膜厚に調整し、ウエハテスト工程に送られる。ウエハテスト工程において、（２）ウエハテストを実施し、図１０の（２）プリテストと同様のメモリ救済パターンを決定する。その後、バンプ工程に送られ、受入のための（３）エッチングによるウエハの表面クリーニング、（４）バンプメッキパターン形成を行った後に、（５）レーザートリミングで、（２）で決定されたメモリ救済パターンに従って、救済用フューズＦ２の切断を行い、メモリの救済を行う。この際、（１）フューズ上酸化膜エッチングでのフューズ上酸化膜厚は、バンプ工程での表面クリーニングによる減少分を想定して、エッチング量を決定している。そして、アセンブリ工程で（６）ＦＣ−ＢＧＡ（ＦｌｉｐＣｈｉｐ−ＢａｌｌＧｌｉｄＡｒｒａｙ）が形成されてパッケージングされ、ファイナルテスト工程の（７）ファイナルテストを経て、良品として完成される。
【０００９】
実施の形態１によれば、バンプメッキ形成後にレーザートリミングを行うようにすることにより、十分な救済率を確保できると共に、フューズ上酸化膜のバンプ工程での消失もなく、信頼性、歩留まりを確保できる効果がある。
【００１０】
実施の形態２．
実施の形態２は、図１を援用して説明する。
図１において、実施の形態２では、バンプ工程の（３）表面クリーニングの条件を（１）フューズ上酸化膜エッチングの後のフューズ上酸化膜とフィードバックをかけることにより、（５）レーザートリミングに最適なフューズ上酸化膜厚を調整することを特徴とする。
【００１１】
実施の形態２によれば、実施の形態１に対して、より安定して十分な救済率を確保できると共に、フューズ上酸化膜のバンプ工程での消失もなく、信頼性、歩留まりを確保できる効果を得ることができる。
【００１２】
実施の形態３．
図２は、この発明の実施の形態３によるメモリの冗長回路を用いた救済フローを示す図である。
図３は、この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図であり、図３（ａ）は、上面図、図３（ｂ）は、側面図である。図３では、予め切断された状態の救済用フューズを接続することにより救済を行う。
図３において、冗長回路用のメモリ救済用フューズＦ１、Ｆ２、Ｆ３、Ｆ４が図３（ａ）に示され、このメモリ救済用フューズＦ１、Ｆ２、Ｆ３、Ｆ４は、救済前の状態を示し、それぞれ中央部で接続されていない。この救済用フューズＦｎの構造は、図３（ｂ）に示される。救済用のフューズパッドＦｐは、コンタクトプラグＦｐｒｕｇによって救済フューズパターンとつながれる。救済用フューズＦｎ上には、フューズ上酸化膜厚ｔｄに酸化膜が形成され、その上にウエハ表面を保護するポリイミド膜厚ｔｐｉｘの保護膜が設けられている。
図４は、この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
図４において、救済用のバンプ金メッキパターンＦＡｕが、救済用のフューズパッドＦｐ上に形成され、救済用フューズＦｎを救済した状態を示している。
【００１３】
実施の形態３では、図２の（１）ウエハテストで救済パターンを決定後、バンプメッキ工程のメッキパターン形成用の写真製版時にレジストパターンを先に決定した救済パターンに従って、電子ビームなどによる追加露光でトリミングすることで、所望の救済パターンに従ってフューズパッドを結線するようにして、所望の救済用フューズのメタル配線層を接続している。
図２においては、ウエハテスト工程において、（１）ウエハテストを実施し、メモリ救済パターンを決定する。その後、バンプ工程に送られ、受入のための（２）エッチングによるウエハの表面クリーニング、（３）メッキパターン写真トリミングにより、メモリ救済パターンにしたがってレジストをトリミングする。（４）レジストを用いてバンプメッキパターン形成を行って、フューズを接続することによりメモリの救済を行う。そして、アセンブリ工程で（５）ＦＣ−ＢＧＡ（ＦｌｉｐＣｈｉｐ−ＢａｌｌＧｌｉｄＡｒｒａｙ）が形成されてパッケージングされ、ファイナルテスト工程の（６）ファイナルテストを経て、良品として完成される。
【００１４】
実施の形態３によれば、レーザートリミングによるフューズパターンの切断は不要のため、フューズ上酸化膜のエッチングによる最適膜厚化は不要であり、工程省略の効果があると共に、実施の形態１、２と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００１５】
実施の形態４．
図５は、この発明の実施の形態４によるメモリの冗長回路を用いた救済フローを示す図である。
図６は、この発明の実施の形態４によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。図６では、予め切断された状態の救済用フューズを接続することにより救済を行う。
図６においては、図４の構成である救済用のバンプ金メッキパターンＦＡｕが、救済用のフューズパッドＦｐ上に形成され、これに加えて、救済用の結線チップＦＦにより、救済用フューズを結線した状態が示されている。
【００１６】
実施の形態４では、実施の形態３と同様のフューズパターンを用い、アセンブリ工程において、（１）ウエハテストで決定した救済パターンに応じた救済用のパッド結線チップを組み込むことにより、救済フューズを所望のパターンに結線するように構成している。
図５では、ウエハテスト工程において、（１）ウエハテストを実施し、メモリ救済パターンを決定する。その後、バンプ工程に送られ、受入のための（２）エッチングによるウエハの表面クリーニング、（３）バンプメッキパターン形成を行う。そして、アセンブリ工程で製品として（４）ＦＣ−ＢＧＡ（ＦｌｉｐＣｈｉｐ−ＢａｌｌＧｌｉｄＡｒｒａｙ）形成されてパッケージングされる。このアセンブリ工程で、（６）ＦＣ（フリップチップ）基板トリミングを行う。すなわち、救済用のパッド結線チップを用いて救済用フューズを接続することにより、メモリの救済を行う。次いで、ファイナルテスト工程の（５）ファイナルテストを経て、良品として完成される。
【００１７】
実施の形態４によれば、実施の形態３と同様にレーザートリミングによるフューズパターンの切断は不要のため、フューズ上酸化膜のエッチングによる最適膜厚化は不要であり、工程省略の効果があると共に、実施の形態１〜３と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００１８】
実施の形態５．
実施の形態５は、図５の救済フローと同じである。
図７は、この発明の実施の形態５によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。図７では、予め切断された状態の救済用フューズを接続することにより救済を行う。
図７において、図４の構成である救済用のバンプ金メッキパターンＦＡｕが、救済用のフューズパッドＦｐ上に形成され、これに加えて、バンプ形成用のプリント基板ＦＢの内部で接続することにより、救済用フューズを結線する。
【００１９】
実施の形態４では、フューズ結線用のチップをアセンブリ工程で組み込むようにしていたが、実施の形態５では、チップをバンプアセンブリするプリント基板側で、図５の（１）ウエハテストで決定した救済パターンに従って、フューズパッドを結線するためにプリント基板上に形成されていた配線を、（６）ＦＣ基板トリミングにより、レーザートリミングなどによる切断した後に、バンプ金メッキパターンＦＡｕに対応するようにアセンブリすることにより、救済フューズを所望の救済パターンに結線することを特徴としている。
【００２０】
実施の形態５によれば、実施の形態３、４と同様にレーザートリミングによるチップ上のフューズパターンの切断は不要のため、フューズ上酸化膜のエッチングによる最適膜厚化は不要であり、工程省略の効果があると共に、実施の形態１〜４と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００２１】
実施の形態６．
図８は、この発明の実施の形態６によるメモリの冗長回路を用いた救済フローを示す図である。
図９は、この発明の実施の形態６によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
図９においては、レーザトリミングされた救済用フューズＦ２上にフューズキャップＦｃａｐが設けられている。
実施の形態６は、図１０に示された従来のフローとほぼ同じフローにより救済されるが、ウエハテスト工程で、（３）レーザートリミングを実施した後にフューズ上にＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）による保護用のキャップを形成するようにしている。
図８において、ウエハは、ウエハプロセスで、レーザートリミングの救済率確保と安定化のため、（１）フューズ上酸化膜エッチングを行い、フューズ上酸化膜を所定の膜厚に調整し、ウエハテスト工程に送られる。ウエハテストでは、まず（２）プリテストを実施し、冗長回路による救済用パターンを決定する。その後、（３）レーザートリミングで、先に決定した救済パターンに従って、救済用フューズＦ２の切断を行い、メモリの救済を行う。その後に、ＳＯＧによる保護キャップを形成する。そして（４）ポストテストで、最終的な良品チップを確認する。その後、バンプ工程に送られ、受入のための（５）エッチングによる表面クリーニング、（６）バンプメッキパターン形成を行った後に、アセンブリ工程で、（７）ＦＣ−ＢＧＡが形成されてパッケージングされ、（８）ファイナルテストを経て良品として完成される。
なお、キャップ膜をＳＯＧにより形成すれば、ＳＯＧは、パジベーション膜と同じ素材を用いるので、安価で、容易に形成できる利点がある。
【００２２】
実施の形態６によれば、フューズ上酸化膜はキャップ膜により保護されているため、バンプ工程において、酸化膜が消失することがないため、図８の（１）フューズ上酸化膜エッチングで、レーザートリミングに最適な膜厚に調整することができるため、実施の形態１〜実施の形態５と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００２３】
【発明の効果】
この発明は、以上説明したように、ウエハ上にフューズを形成する工程、このフューズ上に酸化膜を形成し、所定の膜厚になるようにエッチングする工程、前記エッチングの工程の後に前記ウエハの表面クリーニングを行う工程、前記表面クリーニングを行う工程の後にバンプメッキパターンの形成を行う工程、及び前記バンプメッキパターンの形成を行う工程の後に、ウエハテストにより決定された救済パターンにしたがって前記フューズをレーザートリミングする工程を含み、前記表面クリーニングを行う工程は、前記フューズ上の酸化膜をエッチングする工程により形成される前記酸化膜の膜厚に応じた条件により行われるので、バンプ形成のための表面クリーニング後にレーザートリミングを行うようにすることにより、十分な救済率を確保できると共に、フューズ上の酸化膜の表面クリーニングによる消失もなく、信頼性、歩留まりを確保することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１、２によるメモリの冗長回路を用いた救済フローを示す図である。
【図２】この発明の実施の形態３によるメモリの冗長回路を用いた救済フローを示す図である。
【図３】この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図である。
【図４】この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図５】この発明の実施の形態４、５によるメモリの冗長回路を用いた救済フローを示す図である。
【図６】この発明の実施の形態４によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図７】この発明の実施の形態５によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図８】この発明の実施の形態６によるメモリの冗長回路を用いた救済フローを示す図である。
【図９】この発明の実施の形態６によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図１０】従来のメモリの冗長回路を用いた救済フローを示す図である。
【図１１】従来のメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図である。
【図１２】従来のメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【符号の説明】
Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆｎ冗長回路用のメモリ救済用フューズ、
Ｆｐ救済用のフューズパッド、Ｆｐｒｕｇコンタクトプラグ、
ｔｄフューズ上酸化膜厚、ｔｐｉｘポリイミド膜厚、
ＦＡｕ救済用のバンプ金メッキパターン、ＦＦ救済用の結線チップ、
ＦＢバンプ形成用の基板、Ｆｃａｐフューズキャップ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device and a semiconductor memory repair method for performing repair by a redundant circuit of a memory formed in an integrated circuit.
[0002]
[Prior art]
FIG. 10 is a diagram showing a relief flow using a conventional memory redundancy circuit.
11A and 11B are diagrams showing a structure before a relief fuse using a redundancy circuit of a conventional memory, in which FIG. 11A is a top view and FIG. 11B is a side view.
12A and 12B are diagrams showing a structure after a relief fuse using a redundancy circuit of a conventional memory, in which FIG. 12A is a top view and FIG. 12B is a side view.
11 and 12, memory relief fuses F1, F2, F3, and F4 for redundant circuits are shown in FIGS. 11A and 12A, and the structure of the relief fuse F2 is shown in FIG. (B) is shown in FIG. On the relief fuse F2, an oxide film is formed on the oxide film thickness tf on the fuse, and a protective film having a polyimide film thickness tpix for protecting the wafer surface is provided thereon.
[0003]
In FIG. 10, the wafer is processed in a wafer process in order to ensure and stabilize the laser trimming relief rate. (1) Oxide oxide film etching is performed, and as shown in FIG. Adjust to (tf) and send to wafer test process. In the wafer test, first, (2) a pretest is performed to determine a repair pattern by a redundant circuit. Thereafter, (3) laser trimming is performed to cut the relief fuse F2 as shown in FIG. 12 according to the relief pattern determined in advance, and the memory is rescued. (4) The final non-defective chip is confirmed by a post test. Then, it is sent to the bump process, and after receiving (5) surface cleaning by etching and (6) bump plating pattern formation, (7) FC-BGA is formed and packaged in the assembly process. 8) Completed as a non-defective product through a final test (see Patent Document 1).
Patent Document 2 describes that after the wafer inspection process, a fuse cutting process is performed and then a package assembly process is performed.
[0004]
[Patent Document 1]
JP 2002-319635 A (pages 8-9, FIG. 6)
[Patent Document 2]
JP 2001-267389 A (7th to 8th pages, FIG. 2)
[0005]
[Problems to be solved by the invention]
In the conventional memory repair method, in order to obtain an efficient and stable repair rate, it is necessary to adjust the oxide film on the fuse for repair to a predetermined standard thickness. In this case, since the oxide film on the fuse is etched in (5) surface cleaning and (6) bump plating pattern formation in the subsequent bump process, the oxide film on the fuse which is also a protective film on the fuse disappears. However, there are problems such as defective repaired memory and problems in reliability.
Assuming the etching amount of the oxide film on the fuse in the bump process, if the oxide film thickness on the fuse is adjusted in advance to be thicker than the optimum film thickness when the wafer process is completed, the laser trimming conditions are set. Since the optimization cannot be performed, there is a problem that the repair rate is lowered or fluctuated and a stable yield cannot be secured.
[0006]
The present invention has been made in order to solve the above-described problems, and a semiconductor memory in which a semiconductor memory can be obtained with a stable yield while ensuring reliability by performing defect repair using a redundant circuit. The purpose is to obtain a remedy.
[0007]
[Means for Solving the Problems]
In the method of manufacturing a semiconductor memory according to the present invention, a step of forming a fuse on a wafer, a step of forming an oxide film on the fuse, etching to a predetermined thickness, and the step after the etching step A fuse surface according to a relief pattern determined by a wafer test after a wafer surface cleaning step, a bump plating pattern formation step after the surface cleaning step, and a bump plating pattern formation step; look including the step of laser trimming the step of performing the surface cleaning, which comprises carrying out the conditions where the corresponding to the thickness of the oxide film formed by etching the oxide film on the fuse It is.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a diagram showing a relief flow using a memory redundancy circuit according to the first embodiment of the present invention.
In the first embodiment, in order to secure and stabilize the laser trimming relief rate in the wafer process step, the wafer is processed by (1) etching the oxide film on the fuse, adjusting the oxide film on the fuse to a predetermined film thickness, It is sent to the wafer test process. In the wafer test process, (2) a wafer test is performed, and a memory relief pattern similar to (2) pretest in FIG. 10 is determined. Then, it is sent to the bump process, and after receiving (3) wafer surface cleaning by etching and (4) bump plating pattern formation, (5) laser trimming and memory relief determined in (2) According to the pattern, the relief fuse F2 is cut and the memory is rescued. At this time, (1) the oxide film thickness on the fuse in the oxide film etching on the fuse is determined in consideration of the decrease due to the surface cleaning in the bump process. Then, (6) FC-BGA (Flip Chip-Ball Glid Array) is formed and packaged in the assembly process, and is completed as a non-defective product through (7) final test in the final test process.
[0009]
According to the first embodiment, by performing laser trimming after the bump plating is formed, a sufficient relief rate can be ensured, and the reliability and yield can be ensured without loss of the oxide film on the fuse in the bump process. There is an effect that can be done.
[0010]
Embodiment 2. FIG.
The second embodiment will be described with reference to FIG.
In FIG. 1, in the second embodiment, the (3) surface cleaning conditions in the bump process are fed back to (1) the oxide film on the fuse after the oxide film etching on the fuse, and (5) optimum for laser trimming. It is characterized by adjusting the oxide thickness on the fuse.
[0011]
According to the second embodiment, a sufficient relief rate can be secured more stably than the first embodiment, and the reliability and yield can be secured without loss in the bump process of the oxide film on the fuse. Can be obtained.
[0012]
Embodiment 3 FIG.
FIG. 2 is a diagram showing a repair flow using the memory redundancy circuit according to the third embodiment of the present invention.
FIGS. 3A and 3B are diagrams showing a structure before repair of the repair fuse using the memory redundancy circuit according to the third embodiment of the present invention. FIG. 3A is a top view and FIG. It is a side view. In FIG. 3, relief is performed by connecting a relief fuse that has been cut in advance.
In FIG. 3, memory relief fuses F1, F2, F3, and F4 for redundant circuits are shown in FIG. 3A, and the memory relief fuses F1, F2, F3, and F4 indicate the state before the relief, They are not connected at the center. The structure of this relief fuse Fn is shown in FIG. The relief fuse pad Fp is connected to the relief fuse pattern by the contact plug Fprug. On the relief fuse Fn, an oxide film is formed with an oxide film thickness td on the fuse, and a protective film with a polyimide film thickness tpix for protecting the wafer surface is provided thereon.
FIG. 4 is a diagram showing the structure after repair of the repair fuse using the memory redundancy circuit according to the third embodiment of the present invention.
FIG. 4 shows a state where the relief bump gold plating pattern FAu is formed on the relief fuse pad Fp and the relief fuse Fn is rescued.
[0013]
In the third embodiment, after the relief pattern is determined by (1) wafer test in FIG. 2, additional exposure using an electron beam or the like is performed according to the relief pattern previously determined at the time of photoengraving for plating pattern formation in the bump plating process. By trimming in this manner, the metal pads of the desired relief fuse are connected so that the fuse pads are connected according to the desired relief pattern.
In FIG. 2, in the wafer test process, (1) a wafer test is performed and a memory relief pattern is determined. Thereafter, the resist is trimmed according to the memory relief pattern by (2) wafer surface cleaning by etching and (3) plating pattern photo trimming for acceptance, which is sent to a bump process. (4) A bump plating pattern is formed using a resist, and a memory is relieved by connecting a fuse. Then, (5) FC-BGA (Flip Chip-Ball Glid Array) is formed and packaged in the assembly process, and is completed as a non-defective product through (6) final test in the final test process.
[0014]
According to the third embodiment, since it is unnecessary to cut the fuse pattern by laser trimming, there is no need to optimize the film thickness by etching the oxide film on the fuse. In the same manner as described above, a stable relief rate can be obtained, and an effect of ensuring stable reliability and yield can be obtained.
[0015]
Embodiment 4 FIG.
FIG. 5 is a diagram showing a repair flow using the memory redundancy circuit according to the fourth embodiment of the present invention.
FIG. 6 is a diagram showing the structure after repair of the repair fuse using the memory redundancy circuit according to the fourth embodiment of the present invention. In FIG. 6, relief is performed by connecting a relief fuse that has been cut in advance.
In FIG. 6, the relief bump gold plating pattern FAu having the configuration of FIG. 4 is formed on the relief fuse pad Fp, and in addition, the relief fuse is connected by the relief connection chip FF. The state is shown.
[0016]
In the fourth embodiment, the same fuse pattern as in the third embodiment is used, and in the assembly process, a relief fuse is desired by incorporating a relief pad connection chip corresponding to the relief pattern determined in the wafer test (1). It is configured to connect to the pattern.
In FIG. 5, in the wafer test process, (1) a wafer test is performed and a memory relief pattern is determined. Then, it is sent to a bump process, and (2) wafer surface cleaning by etching and (3) bump plating pattern formation for acceptance are performed. Then, (4) FC-BGA (Flip Chip-Ball Glid Array) is formed and packaged as a product in the assembly process. In this assembly process, (6) FC (flip chip) substrate trimming is performed. That is, the memory is relieved by connecting a relief fuse using a relief pad connection chip. Next, after a final test (5) final test, it is completed as a non-defective product.
[0017]
According to the fourth embodiment, as in the third embodiment, since cutting of the fuse pattern by laser trimming is not necessary, the optimum film thickness by etching of the oxide film on the fuse is unnecessary, and there is an effect of omitting the process. As in the first to third embodiments, a stable relief rate can be obtained, and an effect of ensuring stable reliability and yield can be obtained.
[0018]
Embodiment 5 FIG.
The fifth embodiment is the same as the relief flow of FIG.
FIG. 7 is a diagram showing the structure after repair of the repair fuse using the memory redundancy circuit according to the fifth embodiment of the present invention. In FIG. 7, relief is performed by connecting a relief fuse that has been cut in advance.
In FIG. 7, the relief bump gold plating pattern FAu having the configuration of FIG. 4 is formed on the relief fuse pad Fp, and in addition, by connecting inside the bump forming printed circuit board FB, Connect the relief fuse.
[0019]
In the fourth embodiment, the chip for fuse connection is incorporated in the assembly process, but in the fifth embodiment, the relief determined by (1) wafer test in FIG. 5 on the printed circuit board side where the chip is bump-assembled. According to the pattern, the wiring formed on the printed circuit board for connecting the fuse pads is (6) cut by FC board trimming by laser trimming, etc., and then assembled so as to correspond to the bump gold plating pattern FAu The relief fuse is connected to a desired relief pattern.
[0020]
According to the fifth embodiment, since the fuse pattern on the chip is not cut by laser trimming as in the third and fourth embodiments, the optimum film thickness by etching of the oxide film on the fuse is unnecessary, and the process is omitted. In addition to the above effects, a stable relief rate can be obtained in the same manner as in the first to fourth embodiments, and an effect of ensuring stable reliability and yield can be obtained.
[0021]
Embodiment 6 FIG.
FIG. 8 is a diagram showing a relief flow using the memory redundancy circuit according to the sixth embodiment of the present invention.
FIG. 9 shows a structure after repair of the repair fuse using the memory redundancy circuit according to the sixth embodiment of the present invention.
In FIG. 9, a fuse cap Fcap is provided on the laser trimmed relief fuse F2.
The sixth embodiment is relieved by almost the same flow as the conventional flow shown in FIG. 10, but in the wafer test process, (3) protection by SOG (Spin On Glass) on the fuse after performing laser trimming. A cap is formed.
In FIG. 8, in order to secure and stabilize the laser trimming relief rate in the wafer process, the wafer is processed by (1) etching the oxide film on the fuse, adjusting the oxide film on the fuse to a predetermined film thickness, and performing a wafer test process. Sent to. In the wafer test, first, (2) a pretest is performed to determine a repair pattern by a redundant circuit. Thereafter, in (3) laser trimming, the relief fuse F2 is cut in accordance with the relief pattern determined earlier, and the memory is rescued. Thereafter, a protective cap made of SOG is formed. (4) The final non-defective chip is confirmed by a post test. After that, it was sent to the bump process, and after receiving (5) surface cleaning by etching and (6) bump plating pattern formation, (7) FC-BGA was formed and packaged in the assembly process, (8) Completed as a non-defective product through a final test.
If the cap film is formed of SOG, SOG uses the same material as that of the passivation film, so that there is an advantage that it can be easily formed at low cost.
[0022]
According to the sixth embodiment, since the oxide film on the fuse is protected by the cap film, the oxide film is not lost in the bump process. Therefore, in (1) oxide film etching on the fuse shown in FIG. Since the film thickness can be adjusted to be optimal for trimming, a stable relief rate can be obtained as in the first to fifth embodiments, and an effect of ensuring stable reliability and yield can be obtained.
[0023]
【The invention's effect】
As described above, the present invention includes a step of forming a fuse on a wafer, a step of forming an oxide film on the fuse and etching to a predetermined thickness, and a step of forming the wafer after the etching step. After the surface cleaning step, the surface cleaning step, the bump plating pattern formation step, and the bump plating pattern formation step, the fuse is lasered according to a relief pattern determined by a wafer test. look including the step of trimming, the step of performing the surface cleaning, since carried out according to the conditions the corresponding to the thickness of the oxide film formed by etching the oxide film on the fuse, the surface for the bump formation Sufficient relief by doing laser trimming after cleaning The can be ensured, without loss due to surface cleaning of the oxide film on the fuse, it is possible to ensure reliability, the yield.
[Brief description of the drawings]
FIG. 1 is a diagram showing a relief flow using a memory redundancy circuit according to first and second embodiments of the present invention;
FIG. 2 is a diagram showing a relief flow using a memory redundancy circuit according to a third embodiment of the present invention.
FIG. 3 is a diagram showing a structure before repair of a repair fuse using a memory redundant circuit according to a third embodiment of the present invention;
FIG. 4 is a diagram showing a structure after repair of a repair fuse using a memory redundancy circuit according to Embodiment 3 of the present invention;
FIG. 5 is a diagram showing a relief flow using a memory redundancy circuit according to Embodiments 4 and 5 of the present invention;
FIG. 6 is a diagram showing a structure after repair of a repair fuse using a memory redundancy circuit according to Embodiment 4 of the present invention;
FIG. 7 is a diagram showing a structure after repair of a repair fuse using a memory redundant circuit according to a fifth embodiment of the present invention;
FIG. 8 is a diagram showing a relief flow using a memory redundancy circuit according to a sixth embodiment of the present invention.
FIG. 9 is a diagram showing a structure after repair of a repair fuse using a memory redundant circuit according to a sixth embodiment of the present invention;
FIG. 10 is a diagram showing a relief flow using a conventional memory redundancy circuit;
FIG. 11 is a diagram showing a structure before repair of a repair fuse using a redundancy circuit of a conventional memory.
FIG. 12 is a diagram showing a structure after relief of a relief fuse using a conventional memory redundancy circuit;
[Explanation of symbols]
F1, F2, F3, F4, Fn Memory relief fuse for redundant circuit,
Fp relief fuse pad, Fprug contact plug,
td oxide thickness on fuse, tpix polyimide film thickness,
Fau relief bump gold plating pattern, FF relief connection chip,
FB Substrate for bump formation, FCap fuse cap.

Claims

A step of forming a fuse on the wafer, a step of forming an oxide film on the fuse and etching the film to a predetermined thickness, a step of cleaning the surface of the wafer after the etching step, and the surface cleaning. step effect formation of bump plating pattern after the step of performing, and after the step of performing the formation of the bump plating pattern, viewed including the step of laser trimming the fuse according to the relief pattern determined by the wafer test,
The method of manufacturing a semiconductor memory, wherein the surface cleaning step is performed under conditions according to a thickness of the oxide film formed by the step of etching the oxide film on the fuse .