JP2670832B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ウエハースケールインテグレーション(以
下、WSIという)に代表される大規模な半導体装置及び
その製造方法に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a large-scale semiconductor device represented by wafer-scale integration (hereinafter referred to as WSI) and a method for manufacturing the same.

〔従来の技術〕[Conventional technology]

第2図(a)〜(e)は従来のWSI半導体装置の製造
方法を示す工程説明図である。従来の製造方法は、大き
く分けて4段階の工程からなる。以下、この図に従って
説明する。
2A to 2E are process explanatory views showing a conventional method of manufacturing a WSI semiconductor device. The conventional manufacturing method is roughly divided into four steps. Hereinafter, description will be given with reference to this figure.

まず、同図(a)はWSI半導体装置の構成を示してい
る。WSI半導体装置はRAM1a,ROM1b,CPU1c,I/O1d及び冗長
回路14から成る。この場合、ウエハースケールでチップ
を製造するため、ウエハー内の極一部の欠陥(例えば、
半導体材料に起因する結晶欠陥や異物等に代表される製
造プロセス上の欠陥等)が致命的となる。このため、ウ
エハープロセス後の機能の修復を可能とする冗長回路14
が必須である。従って、回路設計も冗長回路14を十分考
慮されている。
First, FIG. 3A shows the configuration of the WSI semiconductor device. The WSI semiconductor device is composed of RAM 1a, ROM 1b, CPU 1c, I / O 1d and redundant circuit 14. In this case, since chips are manufactured on a wafer scale, only a small number of defects (eg,
Crystal defects caused by semiconductor materials, defects in manufacturing processes typified by foreign substances, etc.) are fatal. Therefore, the redundant circuit 14 that enables the restoration of the function after the wafer process is performed.
Is required. Therefore, the redundant circuit 14 is sufficiently taken into consideration in the circuit design.

同図(b)は同図(a)における各回路のパターンデ
ータ2を示している。このように、各データは一括にデ
ータ処理が行なわれる。
The figure (b) has shown the pattern data 2 of each circuit in the figure (a). In this way, each data is collectively processed.

同図(c)はウエハープロセスによる素子,配線の形
成に示している。この段階では、ウエハー3に通常の半
導体チップを形成する場合と同様のウエハープロセスを
用いて、パッシーベーション工程前までの素子,配線の
形成を行なう。
FIG. 3C shows formation of elements and wirings by a wafer process. At this stage, elements and wirings are formed before the passivation step by using the same wafer process as that for forming a normal semiconductor chip on the wafer 3.

同図(d)は、ウエハーテストによる欠陥検出と機能
修復を示している。ウエハーテストによって欠陥箇所を
検出し、ウエハー3上の実際の冗長回路15を用いて機能
修復を行なう。この場合の修復は、回路上に設けられた
ヒューズをレーザビームで切断(記号A)したり、又は
レーザビーム及び金属原子を含んだ反応性ガスを用いて
冗長回路15の接続(記号B)を行なうことによって行な
われる。
FIG. 3D shows defect detection and function repair by the wafer test. A defective portion is detected by the wafer test, and the function is restored by using the actual redundant circuit 15 on the wafer 3. In this case, the repair can be performed by cutting a fuse provided on the circuit with a laser beam (symbol A), or by using a laser beam and a reactive gas containing metal atoms to connect the redundant circuit 15 (symbol B). It is done by doing.

同図(e)は、パッシベーション膜11の形成及びアセ
ンブリを示している。ウエハーチップ全面のパッシベー
ション膜11を形成した後、セラミック等のパッケージに
固定する。次に、ワイヤボンディング法等を用いて外部
電極6とチップ上のパッド電極との接続を行ない、最後
にパッケージの封止を行なう。なお、5はチップ支持基
板、8はピン、12はボンディングワイヤ、13はパッケー
ジ用表蓋である。
FIG. 3E shows the formation and assembly of the passivation film 11. After forming the passivation film 11 on the entire surface of the wafer chip, it is fixed to a package such as ceramic. Next, the external electrode 6 and the pad electrode on the chip are connected by using a wire bonding method or the like, and finally the package is sealed. Reference numeral 5 is a chip support substrate, 8 is a pin, 12 is a bonding wire, and 13 is a front cover for a package.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

従来の半導体装置及びその製造方法は、以上のように
構成されているので、ウエハー内の欠陥を回避するため
の冗長回路が必要であり、回路設計が制限される。従っ
て、ランダムロジック等の論理回路には適用することが
困難である。
Since the conventional semiconductor device and the manufacturing method thereof are configured as described above, a redundant circuit for avoiding a defect in a wafer is required, and the circuit design is limited. Therefore, it is difficult to apply it to a logic circuit such as a random logic.

また、高密度で微細な回路パターンを有する場合、欠
陥が多く冗長回路で修復が完全に出来ないケースが多
く、歩留まりが悪いという欠点があった。
In addition, in the case of having a high-density and fine circuit pattern, there are many cases where the number of defects is so large that repair cannot be completely performed with a redundant circuit, and the yield is low.

本発明は上記の欠点を解消するためになされたもの
で、柔軟な回路設計が可能であると共に、歩留まりの高
いWSI半導体装置を得ることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described drawbacks, and an object of the present invention is to provide a WSI semiconductor device which allows flexible circuit design and has a high yield.

〔課題を解決するための手段〕[Means for solving the problem]

本発明に係る半導体装置は、半導体チップを支持する
半導体チップ支持基板と、この半導体チップ支持基板上
に敷き詰められるように配置され、同種もしくは異種の
半導体チップ材料から成り半導体装置の各々の内部機能
を有する回路ブロックと、この回路ブロック間の隙に埋
込まれた絶縁性樹脂と、この絶縁性樹脂を介して前記回
路ブロック間に形成された金属配線と、この金属配線を
含み全回路ブロック上に形成されたパッシベーション膜
と、半導体チップ支持基板上に設けた外部電極及び回路
ブロック上の金属配線を接続するワイヤ配線とを備えて
いる。
A semiconductor device according to the present invention is provided with a semiconductor chip supporting substrate for supporting a semiconductor chip, and is disposed so as to be spread over the semiconductor chip supporting substrate, and is made of the same or different types of semiconductor chip materials and has an internal function of each semiconductor device. Having a circuit block, an insulating resin embedded in a gap between the circuit blocks, a metal wiring formed between the circuit blocks through the insulating resin, and a metal wiring on the entire circuit block including the metal wiring. The formed passivation film and the wire wiring for connecting the external electrode provided on the semiconductor chip supporting substrate and the metal wiring on the circuit block are provided.

また、本発明に係る半導体装置の製造方法は、半導体
装置における複数の内部機能をそれぞれ機能別にブロッ
ク化しこのブロック化した回路ブロックを半導体ウエハ
ープロセスを用いて半導体基板毎に形成する工程と、こ
の半導体基板をテストして前記回路ブロックの良品を選
定する工程と、回路ブロックのダイシングライン上をテ
ーパー状にエッチングする工程と、良品の回路ブロック
切り出すと共に必要に応じて切り出した回路ブロックの
切り出し面を斜めに研磨する工程と、回路ブロックを半
導体チップ支持板に敷き詰めて固定する工程と、回路ブ
ロック間の隙を樹脂で埋め込む工程と、回路ブロック間
を樹脂を介して金属配線を形成する工程と、回路ブロッ
ク上の金属パッドを除いてパッシベーション膜を形成す
る工程と、回路ブロック上の金属パッドと半導体チップ
支持基板上の外部電極とを接続配線する工程とを有して
いる。
Further, a method of manufacturing a semiconductor device according to the present invention includes the steps of: forming a plurality of internal functions in a semiconductor device into functional blocks; forming a circuit block by using a semiconductor wafer process for each semiconductor substrate; A step of testing a substrate and selecting a non-defective circuit block; a step of etching the dicing line of the circuit block in a tapered shape; cutting out a non-defective circuit block and, if necessary, cutting a cut surface of the cut out circuit block. Polishing, laying down circuit blocks on a semiconductor chip support plate and fixing them, filling gaps between circuit blocks with a resin, forming metal wiring between the circuit blocks via a resin, The process of forming the passivation film except the metal pad on the block and the circuit block And a step of connecting wires and the external electrodes of the metal pad and the semiconductor chip support substrate on click.

〔作 用〕(Operation)

半導体装置の各機能をブロック化して各々の独立して
設計,製造し、良品のブロックのみを取り出して該半導
体装置を構成する。
Each function of the semiconductor device is divided into blocks, each of which is independently designed and manufactured, and only non-defective blocks are taken out to configure the semiconductor device.

〔実施例〕〔Example〕

以下、本発明の実施例を図に従って説明する。第1図
(a)〜(j)は本発明の一実施例を示すWSI半導体装
置における製造工程の工程説明図である。本実施例では
1チップマイクロコンピュータの場合について説明す
る。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIGS. 1A to 1J are process explanatory diagrams of a manufacturing process in a WSI semiconductor device showing an embodiment of the present invention. In this embodiment, the case of a one-chip microcomputer will be described.

まず、第1図(a)は半導体装置の構成ブロックを示
している。各ブロックは大きく分けてRAM1a,ROM1b,CPU1
c,I/O1dのブロックより構成される。これらは、設計及
び製造のためにさらに小さなブロックに分割することが
できる。
First, FIG. 1A shows a structural block of a semiconductor device. Each block is roughly divided into RAM1a, ROM1b, CPU1
It consists of c and I / O 1d blocks. These can be divided into smaller blocks for design and manufacturing.

同図(b)において、各ブロックに対しブロック毎に
回路及びパターン設計を行ない、半導体ウエハープロセ
スのためのパターンデータ2a〜2dに変換する。なお、仕
上がりの各ブロックサイズは一定の大きさ若しくはそれ
らを組み合わせた大きさに規格化されている。
In FIG. 3B, a circuit and a pattern are designed for each block and converted into pattern data 2a to 2d for the semiconductor wafer process. It should be noted that each finished block size is standardized to a fixed size or a combination thereof.

同図(c)において、各回路ブロック毎に通常の半導
体ウエハープロセスを用いて、ウエハー上に素子及びブ
ロック内の配線を形成する。各ウエハー3a〜3cは全て同
種のウエハー(例えば、シリコン)を用いてもよいし、
異種のウエハー(例えば、ガリウム砒素)を含めてもよ
い。このとき、パターンデータ2a〜2dをウエハー3a〜3d
に応じて用いるが、各々のデバイス構造や回路パターン
の微細度も異なるので、形成された各ブロックの歩留ま
りもそれに応じて差がある。例えば、RAM3a,ROM3b等は
回路線中もサブミクロン領域となり歩留まりが悪い。
In FIG. 3C, elements and wirings in the block are formed on the wafer by using a normal semiconductor wafer process for each circuit block. Each of the wafers 3a to 3c may use the same type of wafer (for example, silicon),
Heterogeneous wafers (eg, gallium arsenide) may be included. At this time, the pattern data 2a to 2d are transferred to the wafers 3a to 3d.
However, since the device structures and the fineness of the circuit patterns are different, the yield of each formed block also differs accordingly. For example, RAM3a, ROM3b, etc. have a poor yield because they are in the submicron region even in the circuit lines.

次に、同図(d)において、ウエハー3a〜3dの各チッ
プ毎にウエハーテストを行ない、各ウエハー3a〜3dに対
応する良品の回路ブロック4(4a〜4d)のみを切り出
す。ここで、半導体装置のチップに必要な各回路ブロッ
クの個数が判っているので(例えば、4aは9個、4bは1
個、4cは6個、4dは6個)、各回路ブロックの歩留まり
に応じてウエハーの投入枚数を設定しておき、無駄のな
いように良品の回路ブロックを得る。なお、ウエハープ
ロセスの最後にレジストをマスクとしてブロック境界を
等方性エッチングをするか、若しくは切り出した後にエ
ッジを研磨することによってブロックエッジにテーパー
をつけておく。
Next, in FIG. 3D, a wafer test is performed for each chip of the wafers 3a to 3d, and only non-defective circuit blocks 4 (4a to 4d) corresponding to the wafers 3a to 3d are cut out. Here, since the number of each circuit block required for the chip of the semiconductor device is known (for example, 9 for 4a and 1 for 4b).
, 4c is 6 and 4d is 6), the number of wafers to be loaded is set in accordance with the yield of each circuit block, and good circuit blocks are obtained without waste. At the end of the wafer process, the block boundary is isotropically etched using the resist as a mask, or the block edge is tapered by cutting and cutting the edge.

そして、同図(e)において、切り出した良品ビット
4a〜4d(22個)をチップ支持基板5に敷き詰めて固定す
る。接着剤として例えばエポキシ系の樹脂を用いる。
Then, in FIG. 6 (e), the non-defective bits cut out
4a to 4d (22 pieces) are spread and fixed on the chip support substrate 5. For example, an epoxy resin is used as the adhesive.

同図(f)は同図(e)におけるI−I断面図であ
る。ここで、6は支持基板上の海部電極であり、実装の
ためピン8と支持基板5の中を通って接続されている。
また、良品ブロック4a〜4dは、支持基板5上に敷き詰め
られているが、ブロックエッジのテーパー等により厳密
に100μmの程度の隙があいている。
FIG. 6F is a sectional view taken along the line I-I in FIG. Here, reference numeral 6 denotes a sea electrode on the support substrate, which is connected through pins 8 and the support substrate 5 for mounting.
The non-defective blocks 4a to 4d are spread all over the supporting substrate 5, but have a strictly 100 μm gap due to the taper of the block edge or the like.

同図(g)において、各回路ブロック間の隙をポリイ
ミド樹脂7により埋める。この埋め込み方法としてポリ
イミドをブロック全面に埋め込み、反応性ドライエッチ
ングを用いてエッチバックする方法が一般に用いられ
る。
In FIG. 6G, the gap between the circuit blocks is filled with the polyimide resin 7. As a filling method, a method of filling polyimide on the entire surface of the block and etching back using reactive dry etching is generally used.

次に、同図(h)及び(i)において、ブロック間配
線9を行なう。同時に外部電極6との配線に用いるボン
ディングパッド10を形成しておく。なお、ブロック間配
線には、レーザーCVD法や集束イオンビームデポジショ
ンによる直接配線法や、電子ビーム直接描画によるレジ
ストパターチングを用いたリフトオフ配線法が用いられ
る。これらの方法は、ブロック敷き詰め時の位置ずれを
検出しながらパターニングが可能であるからである。
Next, in FIGS. 3H and 3I, inter-block wiring 9 is performed. At the same time, a bonding pad 10 used for wiring with the external electrode 6 is formed. For the inter-block wiring, a direct wiring method using a laser CVD method or focused ion beam deposition, or a lift-off wiring method using resist patterning by direct electron beam drawing is used. This is because these methods enable patterning while detecting the positional deviation when the blocks are spread.

最後に、同図(j)において、パッシベーション,ワ
イヤボンディング及びパッケージングを行なう。図にお
いて11はパッシベーション用窒化膜、12はボンディング
ワイヤ、13はパッケージ用表蓋である。なお、ボンディ
ングパッド10に被っているパッシベーション用窒化膜や
外部電極6上に被っているポリイミド膜,窒化膜はレジ
ストをマスクとしてウエットもしくはドライエッチング
によって取り除いておく。
Finally, in FIG. 7J, passivation, wire bonding and packaging are performed. In the figure, 11 is a passivation nitride film, 12 is a bonding wire, and 13 is a package front cover. The passivation nitride film covering the bonding pad 10 and the polyimide film and the nitride film covering the external electrode 6 are removed by wet or dry etching using a resist as a mask.

なお、上記実施例では、ブロック間配線に一層配線を
用いたが、接続すべきブロック間に1個またはそれ以上
のブロックが介在する場合、層間絶縁膜を用いて多層配
線を施してもよい。
In the above embodiment, a single-layer wiring is used for the inter-block wiring. However, when one or more blocks are interposed between the blocks to be connected, a multi-layer wiring may be formed using an interlayer insulating film.

このように本実施例のおける半導体装置及びその製造
方法は、WSI半導体チップの機能をブロック化して各々
の独立して設計,製造し、良品のブロックのみを取り出
して敷き詰めるように構成したので、冗長回路を組み込
む必要がなく、柔軟な設計が可能であり、歩留まりの高
い半導体装置が得られる効果がある。
As described above, the semiconductor device and the method of manufacturing the semiconductor device according to the present embodiment are constructed such that the function of the WSI semiconductor chip is divided into blocks, each of them is independently designed and manufactured, and only good blocks are taken out and laid. It is not necessary to incorporate a circuit, flexible design is possible, and a semiconductor device with high yield can be obtained.

また、ブロック間の隙が樹脂で埋め込まれているの
で、通常のウエハープロセスと同様に微細で信頼性の高
いブロック間配線が得られる効果を有する。
Further, since the gaps between the blocks are filled with the resin, there is an effect that fine and highly reliable inter-block wiring can be obtained as in the normal wafer process.

〔発明の効果〕〔The invention's effect〕

以上説明のように本発明の半導体装置及びその製造方
法は、半導体装置の各機能をブロックした各々の独立し
て設計,製造し、良品のブロックのみを取り出して敷き
詰めるように構成したので、冗長回路を組み込む必要が
なく、柔軟な設計が可能であり、歩留まりの高い半導体
装置が得られる効果を有する。
As described above, the semiconductor device and the method of manufacturing the same according to the present invention are designed so that each function of the semiconductor device is blocked and independently designed and manufactured, and only non-defective blocks are taken out and spread. There is an effect that a semiconductor device having a high yield can be obtained because it is not necessary to incorporate the semiconductor device, flexible design is possible.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a)〜(j)は本発明の一実施例を示すWSI半
導体装置における製造工程の工程説明図、第2図(a)
〜(e)は従来のWSI半導体装置の製造方法を示す工程
説明図である。 4a〜4d……良品の回路ブロック、5……チップ支持基
板、6……外部電極、7……ポリイミド樹脂、8……ピ
ン、9……ブロック間配線、10……ボンディングパッ
ド、11……パッシベーション窒化膜、12……ボンディン
グワイヤ、13……パッケージ用表蓋、14……冗長回路。
1 (a) to 1 (j) are process explanatory diagrams of a manufacturing process in a WSI semiconductor device showing one embodiment of the present invention, and FIG. 2 (a).
(E) is process explanatory drawing which shows the manufacturing method of the conventional WSI semiconductor device. 4a to 4d: good circuit block, 5: chip support substrate, 6: external electrode, 7: polyimide resin, 8: pin, 9: wiring between blocks, 10: bonding pad, 11 ... Passivation nitride film, 12 …… bonding wire, 13 …… package cover, 14 …… redundant circuit.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数の回路ブロックから構成された半導体
装置において、 半導体チップを支持する半導体チップ支持基板と、 この半導体チップ支持基板上に敷き詰められるように配
置され、同種もしくは異種の半導体チップ材料から成り
半導体装置の各々の内部機能を有する回路ブロックと、 この回路ブロック間の隙に埋込まれた絶縁性樹脂と、 この絶縁性樹脂を介して前記回路ブロック間に形成され
た金属配線と、 この金属配線を含み全回路ブロック上に形成されたパッ
シベーション膜と、 前記半導体チップ支持基板上に設けた外部電極及び前記
回路ブロック上の金属配線を接続するワイヤ配線とを備
えたことを特徴とする半導体装置。
1. A semiconductor device comprising a plurality of circuit blocks, comprising: a semiconductor chip supporting substrate for supporting a semiconductor chip; and a semiconductor chip material of the same kind or different kind which is arranged to be spread on the semiconductor chip supporting substrate. A circuit block having an internal function of each of the semiconductor devices; an insulating resin embedded in a gap between the circuit blocks; a metal wiring formed between the circuit blocks via the insulating resin; A semiconductor comprising: a passivation film including a metal wiring and formed on all circuit blocks; and a wire wiring for connecting an external electrode provided on the semiconductor chip support substrate and a metal wiring on the circuit block. apparatus.
【請求項2】複数の回路ブロックから構成された半導体
装置の製造方法において、 この半導体装置における複数の内部機能をそれぞれ機能
別にブロック化し、このブロック化した回路ブロックを
半導体ウエハープロセスを用いて半導体基板毎に形成す
る工程と、 この半導体基板をテストして前記回路ブロックの良品を
選定する工程と、 前記回路ブロックのダイシングライン上をテーパー状に
エッチングする工程と、 前記良品の回路ブロック切り出すと共に必要に応じて切
り出した回路ブロックの切り出し面を斜めに研磨する工
程と、 前記回路ブロックを半導体チップ支持板に敷き詰めて固
定する工程と、 前記回路ブロック間の隙を樹脂で埋め込む工程と、 前記回路ブロック間を前記樹脂を介して金属配線を形成
する工程と、 前記回路ブロック上の金属パッドを除いてパッシベーシ
ョン膜を形成する工程と、 前記回路ブロック上の金属パッドと半導体チップ支持基
板上の外部電極とを接続配線する工程とを有することを
特徴とする半導体装置の製造方法。
2. A method of manufacturing a semiconductor device comprising a plurality of circuit blocks, wherein a plurality of internal functions in the semiconductor device are divided into respective functions, and the divided circuit blocks are formed on a semiconductor substrate by using a semiconductor wafer process. Forming a non-defective circuit block, testing the semiconductor substrate to select a non-defective product of the circuit block, etching a dicing line of the circuit block in a tapered shape, cutting out the non-defective circuit block, and A step of obliquely polishing a cut surface of the circuit block cut out accordingly, a step of spreading and fixing the circuit block on a semiconductor chip support plate, and a step of embedding a gap between the circuit blocks with a resin; Forming a metal wiring through the resin, and Forming a passivation film excluding a metal pad on the circuit block; and connecting and connecting a metal pad on the circuit block to an external electrode on a semiconductor chip supporting substrate. Production method.
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