JPH02182029A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH02182029A JPH02182029A JP1002232A JP223289A JPH02182029A JP H02182029 A JPH02182029 A JP H02182029A JP 1002232 A JP1002232 A JP 1002232A JP 223289 A JP223289 A JP 223289A JP H02182029 A JPH02182029 A JP H02182029A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特にＧａ Ａｓデジタ／Ｉ、
Ｉ Ｃ等の構成に用いられるＧａ ＡｓＭＥＳＦＥＴ
からなる論理回路の構成に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to semiconductor devices, particularly GaAs digital/I,
GaAs MESFET used in the configuration of IC etc.
The present invention relates to the configuration of a logic circuit consisting of.
この種の半導体装置として従来、ＤＣＦＬ（Ｄｉｒｅｃ
ｔ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）がある（Ｍ
、イノ他 エレクトロレターズ１７巻１５号５２２〜５
２３頁（Ｍ、Ｉｎｏ ｅｔ ａｌ、、Ｅｌｅｃｔｒｏｎ
Ｌｅｔｔ、Ｖｏｌ、１７Ｎｏ、１５．Ｊｕｌｙ １９
８１ ｐｐ、５２２−５２３ ））。As this type of semiconductor device, DCFL (Direct
tCoupled PET Logic) is available (M
, Ino et al. Electro Letters Vol. 17 No. 15 522-5
Page 23 (M. Ino et al., Electron
Lett, Vol. 17 No. 15. July 19
81 pp, 522-523)).
このＤＣＦＬ回路は、１電源の単純な構成で高速・低電
力という、ＧａＡｓＬＳＩ用基本回路としてきわめて好
適な性質を有している。その構成例を第５図に示す。こ
れは、インバータ回路を２段接続したもので、スイッチ
ング用のエンハンスメントモードＦＥＴ （Ｅ−ＦＥＴ
）１１と能動負荷としてのデイプリージョンモードＦＥ
Ｔ （Ｄ−ＦＥＴ）１２とによって基本回路が構成され
る。This DCFL circuit has properties that are extremely suitable as a basic circuit for GaAs LSI, such as a simple configuration with one power supply, high speed, and low power consumption. An example of its configuration is shown in FIG. This is a two-stage inverter circuit connected to an enhancement mode FET (E-FET) for switching.
) 11 and depletion mode FE as active load
A basic circuit is constituted by T (D-FET) 12.
第６図に、上記基本回路のスイッチングダイアグラムを
示す。同図において、特性ａａ’およびｂがＥ−ＦＥＴ
Ｉ １のＩ−Ｖ特性で、ａａ’はゲート入力ｒＬＪ時、
ｂは同ｒＨＪ時のものを示す。FIG. 6 shows a switching diagram of the basic circuit. In the same figure, the characteristics aa' and b are E-FET
In the IV characteristic of I1, aa' is when gate input rLJ,
b shows the same rHJ condition.
またＣは負荷としてのＤ−ＦＥＴ１２のＩ−Ｖ特性であ
り、Ａ がオフ時の動作点、Ｂがオン時の動作点となる
。Further, C is the IV characteristic of the D-FET 12 as a load, where A is the operating point when it is off, and B is the operating point when it is on.
ところが、この特性は基本回路が単独で存在する場合の
特性で、第５図に示すようにその出力が次段に接続され
ると、出力電圧のＨレベルｖ１１は、次段のスイッチン
グ用Ｅ−ＦＥＴ１３のゲート−ソース接合によって構成
されるショットキーダイオードの順方向電流のクランプ
により規定される。However, this characteristic is a characteristic when the basic circuit exists alone, and when its output is connected to the next stage as shown in FIG. 5, the H level of the output voltage v11 becomes the switching E- It is defined by the forward current clamp of the Schottky diode formed by the gate-source junction of FET 13.
このため、Ｅ−ＦＥＴＩ １の入力「Ｌ」時のノード１
５とグランド間のＩ−Ｖ特性はａａｌのように立上り、
■ の値は本来のＶ から■Ｈ１へと低ＨＨＯ
下してしまう。Therefore, when the input of E-FETI 1 is "L", node 1
The I-V characteristic between 5 and ground rises like aal,
The value of ■ becomes low HHO from the original V to ■H1.
さらに、温度上昇により上記ショットキーダイオードの
立上り電圧が低下したり、ファンアウトの増加によって
次段駆動電流が増加したりすると、上記Ｈレベル出力電
圧はますます低下し、ノイズマージンが小さくなる。す
なわち、Ｈレベル出力電圧は、製造上のばらつきや使用
条件の変化等に対応するため、理想的な（Ｖ ＋ｖＬ
）／２の値に対し、通常はたとえば２００ｍＶ程度の余
裕が必要であるのに、これが十分にとれないこととなる
。Furthermore, when the rising voltage of the Schottky diode decreases due to temperature rise, or when the next stage drive current increases due to increase in fan-out, the H level output voltage further decreases and the noise margin becomes smaller. In other words, the H level output voltage is ideal (V + vL) in order to accommodate manufacturing variations and changes in usage conditions.
)/2, a margin of about 200 mV is normally required, but this is not sufficient.
この発明は、スイッチング用Ｅ−ＦＥＴのゲート入力端
に、ドレインおよびゲートを相互接続したＤ−ＦＥＴを
付加し、そのドレインおよびゲート端子を新たな入力端
子としたものである。In this invention, a D-FET whose drain and gate are interconnected is added to the gate input terminal of a switching E-FET, and the drain and gate terminals are used as new input terminals.
本発明の回路を２段接続した状態で、前段のスイッチン
グ用Ｅ−ＦＥＴがオフすると、そのドレイン電圧が高く
なって前段回路の出力信号レベルが高くなる。この出力
は後段のスイッチング用Ｅ−ＦＥＴのゲートに与えられ
ることになるが、スイッチング用Ｅ−ＦＥＴのゲートに
はＤ−ＦＥＴが接続されているため、スイッチング用Ｅ
−ＦＥＴのゲートからソースへ、すなわちショットキ順
方向に流れるリーク電流は十分に小さく制限される。し
たがって、前段の出力信号レベルが比較的高い位置に保
持される。When the switching E-FET in the previous stage is turned off in a state in which the circuit of the present invention is connected in two stages, its drain voltage becomes high and the output signal level of the previous stage circuit becomes high. This output is given to the gate of the switching E-FET in the subsequent stage, but since the D-FET is connected to the gate of the switching E-FET, the switching E-FET is connected to the gate of the switching E-FET.
- The leakage current flowing from the gate to the source of the FET, that is, in the Schottky forward direction, is limited to a sufficiently small value. Therefore, the output signal level of the previous stage is maintained at a relatively high level.
以下、添付図面の第１図および第２図を参照してこの発
明の一実施例を説明する。Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 1 and 2 of the accompanying drawings.
第１図は、この発明の一実施例を示す回路図である。本
実施例は、第５図と同様に２つのインノく一タ回路を接
続したもので、１，４がスイ・クランプ用のＥ−ＦＥＴ
、２．５が負荷としてのＤ−ＦＥＴを示す。第５図と異
なるところは、新たにＤ−ＦＥＴ３，６が付加され、こ
のＤ−ＦＥＴを含めた３個のＦＥＴで１つのインノ（−
夕回路を構成している点である。FIG. 1 is a circuit diagram showing an embodiment of the present invention. In this embodiment, two inverter circuits are connected in the same way as in Fig. 5, and 1 and 4 are E-FETs for the switch clamp.
, 2.5 indicates a D-FET as a load. The difference from Fig. 5 is that D-FETs 3 and 6 are newly added, and three FETs including this D-FET form one inno (-
This is what makes up the evening circuit.
Ｄ−ＦＥＴ３，６は、ドレインとゲートとが相互に接続
されるとともにソースがＥ−ＦＥＴＩ。The drains and gates of the D-FETs 3 and 6 are connected to each other, and the sources are E-FETI.
４のゲートに接続されており、ドレイン（およびゲート
）端子が新たな入力端子となっている。The drain (and gate) terminal serves as a new input terminal.
実際の使用条件において、スイッチング用Ｅ−ＦＥＴの
入力に付加したＤ−ＦＥＴはほぼ抵抗として動作するた
め、前段回路の出力信号レベルが高くなっても、スイッ
チング用Ｅ−ＦＥＴのゲートからソース、すなわちショ
ットキ順方向に流れるリーク電流は十分に小さく制限さ
れる。したがって、前段の出力信号レベルが比較的高い
位置に保持される。すなわち、付加したＤ−ＦＥＴの■
−Ｖ特性を利用することにより、第２図に示すスイッチ
ングダイアグラム上で特性ａ１の急峻な立上りをａ２の
ように緩和し、出力電圧のＨレベルをｖＩ＋。まで上げ
ることができる。これによりノイズマージンが大きくな
り、回路動作の安定性が高まる。Under actual usage conditions, the D-FET added to the input of the switching E-FET operates almost as a resistor, so even if the output signal level of the previous stage circuit becomes high, the switching E-FET gate can be connected to the source, i.e. The leakage current flowing in the Schottky forward direction is sufficiently small and limited. Therefore, the output signal level of the previous stage is maintained at a relatively high level. In other words, ■ of the added D-FET
By using the −V characteristic, the steep rise of characteristic a1 on the switching diagram shown in FIG. 2 is relaxed to a2, and the H level of the output voltage is changed to vI+. It can be raised up to. This increases the noise margin and improves the stability of circuit operation.
第３図はこの発明を２人力ＮＡＮＤ回路に、第４図は２
人力ＮＡＮＤ回路にそれぞれ適用した例を示す。いずれ
もスイッチング用Ｅ−ＦＥＴＩ。Fig. 3 shows this invention in a two-man NAND circuit, and Fig. 4 shows a two-man NAND circuit.
An example will be shown in which each is applied to a human-powered NAND circuit. Both are E-FETI for switching.
４のゲート入力端にＤ−ＦＥＴ３．６が付加され、その
ドレイン（およびケート）端子を新たな入力端子として
いる。したかって、Ｈレベルの入力を高いレベルに保持
することができる。さらに多くの人力をもつ多入力ＮＯ
ＲもしくはＮＡＮＤ回路、あるいはこれらの各種ゲート
回路を組合せた複合ゲート回路なども同様に構成でき、
これらを適宜使用することによりデジタルＩＣ製作が可
能である。A D-FET 3.6 is added to the gate input terminal of 4, and its drain (and gate) terminal is used as a new input terminal. Therefore, the H level input can be maintained at a high level. Multi-input NO with even more human power
R or NAND circuits, or composite gate circuits that combine these various gate circuits, etc. can be constructed in the same way.
Digital IC production is possible by using these appropriately.
以上のようにこの発明は、スイッチング用Ｅ−ＦＥＴの
ゲート入力端にＤ−ＦＥＴを付加し、そのドレインおよ
びゲート端子を新たな入力端子としたことにより、入力
電圧のＨレベル、すなわち前段に接続された回路の出力
電圧のＨレベルが従来のＤＣＦＬ回路に比べて常に高く
とれる。したがって、ノイズマージンが大きくとれて動
作の安定性を高めることができる効果がある。このため
、例えばＧａ ＡｓデジタルＩＣを構成するＬＳＩの作
製に利用すればその歩留りを高めるのに有効である。As described above, this invention adds a D-FET to the gate input terminal of the switching E-FET, and uses its drain and gate terminals as new input terminals, thereby making it possible to connect the input voltage to the H level, that is, to the previous stage. The H level of the output voltage of this circuit can always be higher than that of a conventional DCFL circuit. Therefore, there is an effect that a large noise margin can be secured and the stability of operation can be improved. For this reason, it is effective to increase the yield if it is used, for example, in the production of LSIs constituting GaAs digital ICs.
１．４・・・スイッチング用Ｅ−ＦＥＴ、２．５・・・
負荷用Ｄ−ＦＥＴ、３．６・・・付加したＤ−ＦＥＴ。1.4... E-FET for switching, 2.5...
Load D-FET, 3.6...Added D-FET.
ＩＮ・・・入力端子。IN...Input terminal.
特許出願人 住友電気工業株式会社
代理人弁理士 長谷用 芳 樹間
塩 １） 辰 也Patent applicant: Sumitomo Electric Industries, Ltd. Representative patent attorney Yoshiki Hase
Salt 1) Tatsuya
第１図は、この発明の一実施例を示す回路図、第２図は
、そのスイッチングダイアグラム、第３図および第４図
は、それぞれこの発明の他の実施例を示す回路図、第５
図は、従来例を示す回路図、第６図は、そのスイッチン
グダイアグラムである。
実施例の回路構成
第１図
実施例の回路構成
第３図
スイッチしゲタイアプラム
第２区
実施例の回路構成
第４図FIG. 1 is a circuit diagram showing one embodiment of the invention, FIG. 2 is a switching diagram thereof, FIGS. 3 and 4 are circuit diagrams showing other embodiments of the invention, and FIG.
The figure is a circuit diagram showing a conventional example, and FIG. 6 is its switching diagram. Circuit configuration of the embodiment Fig. 1 Circuit configuration of the embodiment Fig. 3 Switch getaia plum Section 2 Circuit configuration of the embodiment Fig. 4
Claims (1)
スイッチング用Ｅ−ＦＥＴのゲート入力端に、ドレイン
およびゲートを相互接続したＤ−ＭＥＳＦＥＴを、当該
Ｄ−ＭＥＳＦＥＴのソースがスイッチング用Ｅ−ＦＥＴ
のゲートに接続されるように付加し、このＤ−ＭＥＳＦ
ＥＴのドレインおよびゲート端子を新たな入力端子とし
たことを特徴とする半導体装置。In a DCFL circuit consisting of GaAs MESFET,
A D-MESFET whose drain and gate are interconnected is connected to the gate input terminal of the switching E-FET, and the source of the D-MESFET is connected to the switching E-FET.
This D-MESF is connected to the gate of
A semiconductor device characterized in that the drain and gate terminals of an ET are used as new input terminals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002232A JPH02182029A (en) | 1989-01-09 | 1989-01-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1002232A JPH02182029A (en) | 1989-01-09 | 1989-01-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02182029A true JPH02182029A (en) | 1990-07-16 |
Family
ID=11523612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1002232A Pending JPH02182029A (en) | 1989-01-09 | 1989-01-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02182029A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530441A (en) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | Low current inverter circuit |
| JP2012530442A (en) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | Low current logic gate circuit |
| CN112865783A (en) * | 2021-01-24 | 2021-05-28 | 合肥芯谷微电子有限公司 | GaAs E/D technology low-power consumption inverter circuit |
-
1989
- 1989-01-09 JP JP1002232A patent/JPH02182029A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012530441A (en) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | Low current inverter circuit |
| JP2012530442A (en) * | 2009-06-17 | 2012-11-29 | エプコス アーゲー | Low current logic gate circuit |
| CN112865783A (en) * | 2021-01-24 | 2021-05-28 | 合肥芯谷微电子有限公司 | GaAs E/D technology low-power consumption inverter circuit |
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