JPH02181555A - パケット交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパケット交換機、とくにパケット交換機におけ
るパケット分解処理に関する。

（従来の技術） 従来、パケット交換機におけるデータ情報の交換には蓄
積交換方式が採用されている。この方式では、発信側の
端末から送信されたデータ情報を、パケット交換機のメ
モリに一旦蓄積し、次いて網内（各パケット交換機相互
間）を蓄積拳転送して最後に相手端末に届ける。このと
き、発信側とその相手側との端末相互間には直接データ
の送受信を行なうための通信路は設定されていない。

すなわち、網内を流れるデータ情報は、一定長に区切ら
れ、この区切られたそれぞれの情報毎に、その情報の宛
先・シーケンス番号情報などを含んだヘッダが付加され
てパケットとして形成される。パケット交換機は、端末
から送信された情報をこのパケット単位でそのヘッダに
従ってスイッチング処理を行なう。

パケット交換機は、スイッチングしたパケットを相手端
末に送る前に、そのパケットを一旦メモリに蓄積してパ
ケット化情報に変換し、相手端末に接続されている端末
インタフェース部に送る。

端末インタフェース部は、パケット化情報を受信すると
、送信先の相手端末に適応する情報形態に変換して送信
する。なお、パケット化情報への蓄積・変換処理はパケ
ット交換機の処理装置がプログラム制御により行なって
いる。

（発明が解決しようとする課題） しかしながら、このような従来技術のパケット交換機で
は、パケット化情報への変換処理をプログラム制御によ
り行なっている。このため、受信したパケットを一旦メ
モリに蓄積しなければならなず、処理遅延時間が大きく
なるという欠点があった。したがって、たとえば従来技
術のパケット交換機を、音声、データおよび画像などの
信号を統合して交換する統合パケット交換機などに適用
した場合には、この処理遅延時間を解消するため、超高
速処理装置および超高速メモリを使用して変換処理を行
なわなければ、実時間性を満足する交換機を構築するこ
とができないという問題が生じている。

本発明はこのような従来技術の欠点を解消し。

実時間性の優れたパケット交換機を提供することを目的
とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、複数の情報形態
を有する情報を受け、この情報を一定の長さに分割し、
分割した情報のヘッダをこの情報毎に付加してパケット
化情報を形成し、パケット化情報単位で情報処理を行な
うパケット交換機は、複数の情報形態を有する情報を一
定の長さに分割するとともに、分割した情報のシーケン
ス番号を作成する情報長分割手段と、情報長分割手段に
より分割された情報の宛先を含む第１のヘッダを、分割
した情報に付加する第１ヘッダ付加手段と、情報長分割
手段で作成されたシーケンス番号および分割した情報の
有効バイト数を含む第２のヘッダを１分割した情報に付
加する第２ヘッダ付加手段と、伝送誤りを検出するため
の誤り検出データを分割した情報の少なくとも１つに付
加する誤り検出データ付加手段と、第１ヘッダ付加手段
、第２ヘッダ付加手段および誤り検出データ付加手段か
らの情報を、情報分割手段で分割した情報に付加してパ
ケット化情報を形成するとともに、パケット化情報を出
力側と速度整合しながら出力する出力手段と、第１ヘッ
ダ付加手段、第２ヘッダ付加手段、誤り検出データ付加
手段、および出力手段に動作タイミングを示す制御信号
を出力する制御手段とを有する。

（作　用） 本発明によれば、複数の情報形態を有する情報を受ける
と、この情報を一定の長さに分割するとともに、この分
割した情報のシーケンス番号を作成する。受信した情報
を分割した後１分割した情報の宛先を含む８８１のヘッ
ダとシーケンス番号および有効バイト数などの情報を含
む第２のヘッダとを、制御信号に従って分割したそれぞ
れの情報に付加することによりパケット化情報を形成す
る。そして、出力側との速度整合を行ないながら形成し
たパケット化情報を出力する。

（実施例） 次に添付図面を参照して本発明によるパケット交換機の
実施例を詳細に説明する。

第２図を参照すると、本発明によるパケット交換機の実
施例における中継方式図が示されている。パケット交換
機２は、異なる情報形態の端末装置１を複数収容するこ
とが可能なたとえば統合パケット交換機であり、端末イ
ンタフェース部ｌＯ、パケットスイッチ回路２０および
パケット分解処理部５０を有する。

端末インタフェース部１０は、たとえば複数の端末ｌに
接続され、これら端末ｌとのインタフェース整合をとる
インタフェース部である。すなわちインタフェース部１
０は、このインタフェース部１０とパケット分解処理部
５０とを接続するパケットスイッチ２０を介して、後述
するパケット化情報２００（第５図）を受信すると、こ
の情報を端末ｌの情報形態に変換して端末ｌに送信する
。

パケット分解処理部５０は、各要素がハードウェアで構
成されているパケット分解部５０ａと、各種情報形態の
情報をこの分解部５０ａに送信する制御プロセッサ５０
ｂとを有する。制御プロセッサ５０ｂは、発信側端末か
ら送信された情報、具体的にはたとえば宛先および情報
長が付加された任意の長さの各種情報形態の情報をパケ
ット分解部５０ａに送る制御部である。

分解部５０ａは、制御プロセッサ５０ｂより送られてき
た各種情報形態の情報をパケット化情報２００に変換す
る変換部である。第１図には本実施例におけるパケット
分解部５０ａの機能ブロック図が示されている。同図に
示すようにパケット分解部５０ａは、セレクタ６０．８
Ｂ　、情報長受信回路６２、宛先受信回路８４．入力バ
ッファ回路６６、スイッチヘッダ付加回路７０、ポート
ヘッダ付加回路７２、ＦＣ３付加回路７４、データｌ付
加回路７Ｇ、出力バッファ回路７８および制御回路８０
を有する。

情報長受信回路６２および宛先受信回路６４は、ともに
その入力側が制御プロセッサ５Ｑｂの出力側に接続され
、情報長受信回路８２はプロセッサ５０ｂより送信され
た各種情報形態の情報の情報長を、また宛先受信回路６
４はその宛先をそれぞれ受信する受信回路である。情報
長受信回路６２は、受信した情報長よりその情報を一定
の長さに分割し、分割したそれぞれ情報に、有効バイト
数を示す情報長および分割した情報の順番を示すシーケ
ンス番号を生成してセレクタ６０に送る。

第３図には受信した情報長をパケット情報長に分割した
ときの一例が示されている。情報長受信回路６２は、た
とえば同図に示されているように。

４０８６バイトの情報長を記憶する１２ビツトのメモリ
を有し、受信した情報長が３２バイトを越えるときには
、送られてきた情報を３２バイト毎に分割する。そして
、分割したそれぞれの情報にその情報長およびシーケン
ス番号が付加されるよう、その情報長およびシーケンス
番号をセレクタ６０に送る。なお、同図で示されている
具体的な数値は本実施例を説明するものであり、勿論本
発明がこの数個に限定されるものではない。

宛先受信回路６４は、プロセッサ５０ｂより各種情報形
態の情報を受信し、この情報の宛先が示されている情報
を一時的に記憶する記憶回路である。

ここで記憶された宛先は、情報長受信回路６２で分割さ
れたそれぞれ情報に付加されるようセレクタ６０に送ら
れる。

セレクタ８０は、一方の入力側が制御プロセッサ５０ｂ
の出力側に、また他方の入力側が情報長受信回路６２お
よび宛先受信回路６４の出力側にそれぞれ接続されてい
る。セレクタ６０は、制御プロセッサ５０ｂからの情報
を、第４図に示すように、宛先１１Ｏ、シーケンス番号
１２０、情報長１３０、情報１４０により構成された受
信情報１００の形態で。

入力バッファ回路６６に記憶する制御セレクタである。

すなわちセレクタ８０は、宛先受信回路６４からの情報
の宛先、情報長受信回路８２からのシーケンス番号およ
び情報長、プロセッサ５０ｂよりこれらの情報をそれぞ
れ受信し、所定の宛先、シーケンス番号および情報長が
パケット情報長に分割された情報に付加されて記憶され
るよう人力バッフ７回路６Ｂに送る。

入力バッファ回路８Ｂは、セレクタ８０より送られてく
る一定長の受信情報１０Ｇを蓄積する記憶回路である。

入力バッファ回路６８は、蓄積した受信情報１００の宛
先１１０をスイッチングヘッダ付加回路７０に、シーケ
ンス番号１２０と情報長１３０をポートヘッダ付加回路
７２に、情報１４０をセレクタ６８にそれぞれ送る。

スイッチングヘッダ付加回路７０は、受信した宛先１１
０をセレクタ８８に送ることにより、パケット化情報２
００（第５図）のスイッチヘッダに宛先１１０を付加す
る回路である。同様にボートヘッダ付加回路は、受信し
たシーケンス番号１２０と情報長１３０をセレクタ８８
に送ることで、これらをパケット化情報２００のポート
ヘッダに付加する付加回路である。

ＦＣ９付加回路７４は、制御プロセッサ５０ｂから送ら
れてきた各種情報形態の一連の情報に１Ｍり検出を行な
うＦＣＳデータを付加する誤り検出情報付加回路である
。すなわち付加回路７４は、入力バッファ回路８８より
一連の情報１４０を受信し、この情報のＦＣＳデータ１
５０を生成する。　ＦＣＳ付加回路７４は、生成したＦ
ＣＳデータ１５０が情報１４０の後部に付加されるよう
セレクタ８８に送る。なお１本実施例では一連の情報が
パケット化情報長に分割された場合には、その最後部の
パケット化情報２００にＦＣＳデータ１５０が付加され
る。

データ１付加回路７Ｂは、パケット化情報２００の身動
信号が入らない部分にビット「ｌ」が挿入されるよう、
無効ビット「１」をセレクタ８８に送る付加回路である
。

セレクタＢ８は、入力バッファ回路６６、スイッチヘッ
ダ付加回路７０、ボートヘッダ付加回路７２、ＦＣＳ付
加回路７４およびデータｌ付加回路から、宛先１１Ｇ　
、シーケンス番号１２０、情報長１３ｏ、情報１４０　
、　ＦＣＳデータおよび無効ビット「１」をそれぞれ受
信し、これらが第５図に示すパケット化情報２０Ｇとし
て出力バッファ回路７８に蓄積されるよう制御するセレ
クタである。

出力バッファ回路７８は、パケット化情報２００をバッ
ファリングし、この情報２００をパケットスイッチ２０
と速度整合しながらスイッチ２ｏに出力する回路である
。制御回路８０は、パケット分解部５０ａの各回路の基
準信号であるクロック信号、すなわち動作タイミングを
供給する同期回路である。この同期回路８０により、パ
ケット組立部３０ａの各回路が規則正しく動作すること
ができる。

制御プロセッサ５０ｂより任意の情報長の各種情報形態
の情報が送られてくると、宛先受信回路６４は送られて
きた情報の宛先を、また情報長受信回路８２はこの情報
の情報長をそれぞれ一時的にバッファリングする。情報
長受信回路８２は、情報長を受信すると、その情報長が
一定長を越えるかどうかを判断し、情報長によりシーケ
ンス番号を生成する。

たとえば受信した情報長が一定長を越えない場合、情報
長受信回路６２は受信した情報長をパケット情報長とし
てセレクタ６０に送る。このとき、情報長受信回路８２
は、たとえば後続のパケット化情報がない旨のシーケン
ス番号１３Ｇを生成し、セレクタ８０に送る。セレクタ
８ｏは、制御プロセッサ５０ｂから受信した情報１４０
．宛先受信回路６４からその情報の宛先１１０　、情報
長受信回路からそのシーケンス番号１２０および情報長
１３０をそれぞれ受信すると、これらを受信情報１００
（第４図）に示すフォーマットで入力バッファ回路６６
に蓄積する。

受信情報１００が入力バッファ回路１ｏＯに蓄積される
と、この情報１００の宛先１１Ｇはスイッチヘッダ付加
回路７０で、シーケンス番号１２０および情報長１３Ｇ
はボートヘッダ付加回路７２でそれぞれ読み出される。

また、これと同時に情報１４０のＦＣＳデータがＦＣ９
付加回路７４で保持される。

情報１４０が出力バッファ回路７８に書き込まれる際に
、先ず、スイッチヘッダ付加回路７０から宛先１１０が
、次にボートヘッダ付加回路７２からのシーケンス番号
１２０と情報長１３０が、続いて入カバッファ回路８８
からの情報１４０が、更に情報なしの部分にはデータｌ
付加回路３９からデータ「１」が、最期にＦＣ９付加回
路７４からＦＣＳデータがそれぞれセレクタ６８に送ら
れる。そしてセレクタｅ８の制御により、パケット化情
報２００としてこれらが出力バッファ回路７８に書き込
まれる。

また、受信した情報長が一定長を越える場合、情報長受
信回路６２はこの情報長を一定長のパケット化情報長に
区切り、区切ったパケット情報長毎にその情報長および
シーケンス番号を生成する。

すなわち、たとえば情報長が１１２バイトの一連の情報
が最初に６４バイト、次に４８バイトの２回に分けて制
御プロセッサ５０ｂより送られてくる場合、この情報の
宛先および情報長などは最初の情報に付加され、後から
送られてくる情報には付加されていない、このため、最
初の情報に付加されている情報長は、一連の情報の全体
の長さ、すなわち１１２バイトが示されている。

情報長受信回路６２は、１１２バイトの情報長を受信す
ると、この情報長を３２バイト単位のパケット情報長に
分割する。そして分割したそれぞれの情報長およびシー
ケンス番号を算出・生成する。パケット情報長に分割さ
れた情報は、前述と同様にセレクタ６０により受信情報
１００のフォーマットで入力バッファ回路８Ｂに記憶さ
れる。具体的には、最初の受信情報の情報長には３２バ
イトがシーケンス番号には１がそれぞれ示され、また次
の受信情報の情報長には３２バイトがシーケンス番号に
は２が示されている。

シーケンス番号が１および２の受信情報１００はそれぞ
れ、前述と同様にスイッチヘッダ付加回路７０、ボート
ヘッダ付加回路７２、データ１付加回路７Ｂおよびセレ
クタ６日によりパケット化情報２００として出力バッフ
ァ回路に記憶され、パケットスイッチ２０に送られるが
、これらパケット化情報２００にはＦＣＳ付加回路７４
よりＦＣＳデータは付加されない。

シーケンス番号２のパケット化情報をパケットスイッチ
２０に送信後、パケット分解部５０ａは残りの４８バイ
トの情報を制御プロセッサ５０ｂから受信する。情報長
受信回路６２は、４８バイトの情報長を受信すると、こ
れを３２バイトのパケット情報長と１８バイトのパケッ
ト情報長とに分割する。また情報長受信回路Ｂ２は、シ
ーケンス番号３と後続のシーケンス番号が無い旨を示す
たとえばシーケンス番号Ｅをそれぞれ生成する一シーケ
ンス番号３とＥの情報も受信情報１００のフォーマット
で入力バッファ回路６Ｂに蓄積される。そして、シーケ
ンス番号３の受信情報１００は、シーケンス番号１およ
び２と同様にＦＣＳデータが付加されずに、出力バッフ
ァ回路にパケット化情報２００のフォーマットで記憶さ
れる。一方、シーケンス番号Ｅの受信情報１００は、一
連の情報の最後に該当するため、ＦＣＳデータ１５０が
情報１４０の後部に付加される。

そして前述と同様にパケット化情報２００に示すフォー
マットで出力バッファ回路７日に記憶され、速度整合さ
れながらパケットスイッチ２０に送られる。

なお、一定長を越える情報長の動作説明に用いた情報長
の具体的数値は理解を容易にするためのものであり、と
くにこれに限定されるものではない、すなわち、制御プ
ロセッサ５０ｂからはたとえば１１２バイトの情報を１
回でパケット分解部５０ａに送ることもあり、特定され
ていない情報長の情報が制御プロセッサ５０ｂより送ら
れてくる。

このように本実施例ではパケット分解部５０ａの各構成
要素をハードウェアで構成し、制御回路８０からのタイ
ミング情報により動作するようにした。このため、従来
技術に比ベパケット分解処理が非常に高速になり、実時
間性の優れた統合パケット交換機を構築することができ
る。なお、ここで説明した実施例は本発明を説明するた
めのものであって１本発明は必ずしもこれに限定される
ものではなく、本発明の精神を逸脱することなく当業者
が可能な変形および修正は本発明の範鋳に含まれる。

（発明の効果） このように本発明によれば、従来制御プロセッサでソフ
トウェア処理していたパケット化情報への分解処理をハ
ードウェアにより行なう、このため、回線速度に合わせ
パケット化情報を出力することが可能となり、従来技術
に比べ大幅にその処理を高速化することが可能となる。

【図面の簡単な説明】

第１図は本発明によるパケット交換機におけるパケット
分解部の実施例を示す機能ブロック図、 第２図は、本発明におけるパケット交換機の中継方式を
示す中継方式図、 第３図は、入力した情報長をパケット情報長に分割した
ときの本実施例における説明図、第４図は、本実施例に
おける受信情報の構成例を示した受信情報フォーマット
図、 第５図は本実施例におけるパケット化情報の構成例を示
すパケット化情報フォーマット図である。 ２　、　、　。 １０、、。 ２０、、。 ５０ａ　　、　　。 ５０ｂ　　、　　。 ６０、　Ｈ。 ｆ１２．、。 ８４、、。 ８Ｂ、、。 ７０、、。 ７２、、。 ７４、、。 ７Ｂ、、。 ７８、、。 ｅｏ、、。 パケット交換機 端末インタフェース部 パケットスイッチ回路 パケット分解部 制御プロセッサ セレクタ 情報長受信回路 宛先受信回路 入力バッファ回路 スイッチヘッダ付加回路 ボートヘッダ付加回路 ＦＣ８付加回路 データｌ付加回路 出力バッファ回路 制御回路

Claims (1)

1. 【特許請求の範囲】 １、複数の情報形態を有する情報を受け、該情報を一定
   の長さに分割し、該分割した情報のヘッダを該情報毎に
   付加してパケット化情報を形成し、該パケット化情報単
   位で情報処理を行なうパケット交換機において、該交換
   機は、 前記複数の情報形態を有する情報を一定の長さに分割す
   るとともに、該分割した情報のシーケンス番号を作成す
   る情報長分割手段と、 該情報長分割手段により分割された情報の宛先を含む第
   １のヘッダを、該分割した情報に付加する第１ヘッダ付
   加手段と、 前記情報長分割手段で作成されたシーケンス番号および
   前記分割した情報の有効バイト数を含む第２のヘッダを
   、該分割した情報に付加する第２ヘッダ付加手段と、 伝送誤りを検出するための誤り検出データを前記分割し
   た情報の少なくとも１つに付加する誤り検出データ付加
   手段と、 第１ヘッダ付加手段、第２ヘッダ付加手段および前記誤
   り検出データ付加手段からの情報を、前記情報分割手段
   で分割した情報に付加してパケット化情報を形成すると
   ともに、該パケット化情報を出力側と速度整合しながら
   出力する出力手段と、 第１ヘッダ付加手段、第２ヘッダ付加手段、前記誤り検
   出データ付加手段および前記出力手段に動作タイミング
   を示す制御信号を出力する制御手段とを有することを特
   徴とするパケット交換機。 ２、請求項１に記載のパケット交換機において、第１ヘ
   ッダ付加手段、第２ヘッダ付加手段、誤り検出データ付
   加手段および出力手段は、ハードウェアにより構成され
   ていることを特徴とするパケット交換機。