JPH02180063A - Manufacture of semiconductor device - Google Patents
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- JPH02180063A JPH02180063A JP33542588A JP33542588A JPH02180063A JP H02180063 A JPH02180063 A JP H02180063A JP 33542588 A JP33542588 A JP 33542588A JP 33542588 A JP33542588 A JP 33542588A JP H02180063 A JPH02180063 A JP H02180063A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 235000012431 wafers Nutrition 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims abstract description 19
- 239000004020 conductor Substances 0.000 claims description 9
- 238000003475 lamination Methods 0.000 abstract description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
Description
【発明の詳細な説明】
(概要〕
半導体素子の形成された半導体ウェーハを積層する工程
を有する半導体装置の製造方法の改良に関し、
モニタカメラを使用することなく、簡便な方法で半導体
ウェーハに形成されたハンプの位置合わせをなして半導
体ウェーハを積層することができる半導体装置の製造方
法を提供することを目的とし、
円柱状の半導体インゴットに、円柱の軸と平行する少な
くとも3個のスルーホールを形成し、前記の円柱状の半
導体インゴットの側面に、円柱の軸と平行する平面より
なるファセットを形成し、円柱の軸に直交する平面をも
って前記の円柱状の半導体インゴットをスライスして複
数枚の半導体ウェーハを形成し、この半導体ウェーハの
スルーホールの内面に絶縁膜を形成し、この絶縁膜をも
って覆われた前記のスルーホールの内部に導電体層を形
成し、この導電体層の両端面にマスクを形成して、前記
の半導体ウェーハに半導体素子を形成した後、前記のマ
スクを除去して前記の導電体層上にバンプを形成し、こ
のバンプが形成された前記の複数枚の半導体ウェーハを
ファセットを介して位置合わせをなして積層するように
構成する。[Detailed Description of the Invention] (Summary) Regarding an improvement in a method for manufacturing a semiconductor device that includes a step of stacking semiconductor wafers on which semiconductor elements are formed, the present invention relates to an improvement in a method for manufacturing a semiconductor device that includes a step of stacking semiconductor wafers on which semiconductor elements are formed. The purpose of the present invention is to provide a method for manufacturing a semiconductor device in which semiconductor wafers can be stacked by aligning humps. A facet consisting of a plane parallel to the axis of the cylinder is formed on the side surface of the cylindrical semiconductor ingot, and the cylindrical semiconductor ingot is sliced with a plane perpendicular to the axis of the cylinder to form a plurality of semiconductors. A wafer is formed, an insulating film is formed on the inner surface of the through hole of this semiconductor wafer, a conductive layer is formed inside the through hole covered with the insulating film, and a mask is formed on both end surfaces of the conductive layer. After forming semiconductor elements on the semiconductor wafer, removing the mask and forming bumps on the conductor layer, and removing the plurality of semiconductor wafers on which the bumps are formed. They are configured to be aligned and stacked via facets.
本発明は、半導体装置の製造方法の改良、特に、半導体
素子の形成された半導体ウェーハを積層する工程を有す
る半導体装置の製造方法の改良に関する。The present invention relates to an improvement in a method for manufacturing a semiconductor device, and particularly to an improvement in a method for manufacturing a semiconductor device that includes a step of stacking semiconductor wafers on which semiconductor elements are formed.
近年、ICが高速化・小型化するのにともない、半導体
素子は、ますます微細化する方向にあるが、いずれは微
細化にも限界がくるものと考えられる。In recent years, as ICs have become faster and smaller, semiconductor elements are becoming more and more miniaturized, but it is thought that there will eventually come a limit to miniaturization.
そこで、その対策として、半導体素子を積層する手法が
検討されている。積層化の手法としては、半導体素子レ
ベルでの積層化、半導体チップレベルでの積層化及び半
導体ウェーハレベルでの積層化があるが、本発明は半導
体ウェーハレベルでの積層化技術に関するものである。Therefore, as a countermeasure to this problem, a method of stacking semiconductor elements is being considered. Lamination methods include lamination at the semiconductor element level, lamination at the semiconductor chip level, and lamination at the semiconductor wafer level, and the present invention relates to a lamination technology at the semiconductor wafer level.
半導体ウェーハレベルでの積層化とは、素子が形成され
た複数の半導体ウェーハのそれぞれに、電源線、接地線
、信号線等と接続されたバンプ9を形成し、各半導体ウ
ェーハの対応するバンプがそれぞれ相互に接触するよう
に複数枚の半導体ウェーハを相互に重ね合わせて圧着し
、積層化するものである。Lamination at the semiconductor wafer level refers to forming bumps 9 connected to power lines, ground lines, signal lines, etc. on each of a plurality of semiconductor wafers on which elements are formed, and forming bumps 9 connected to power lines, ground lines, signal lines, etc. on each semiconductor wafer so that the corresponding bumps on each semiconductor wafer In this method, a plurality of semiconductor wafers are stacked on top of each other so that they are in contact with each other, and are pressed together to form a layer.
第6図参照
ところで、各半導体ウェーハ11の対応するバンプ9が
それぞれ相互に接触するように半導体ウェーハ11を積
層するためには、各半導体ウエーノ111の対応するバ
ンプ相互間の位置合わせが必要である。Refer to FIG. 6 By the way, in order to stack the semiconductor wafers 11 so that the corresponding bumps 9 of each semiconductor wafer 11 are in contact with each other, it is necessary to align the corresponding bumps of each semiconductor wafer 111 with each other. .
これまでは、第6図に示すように、モニタカメラ10を
使用して2枚の半導体ウェーハ11のバンプ9の相対位
置関係をモニタしながら位置合わせをしている。したが
って、半導体ウェーハ11を積層する都度モニタカメラ
を使用して位置合わせをしなければならず、工数が増加
し、スループットが低下している。Up to now, as shown in FIG. 6, positioning has been carried out while monitoring the relative positional relationship of bumps 9 on two semiconductor wafers 11 using a monitor camera 10. Therefore, each time the semiconductor wafers 11 are stacked, alignment must be performed using a monitor camera, which increases the number of man-hours and reduces throughput.
本発明の目的は、この欠点を解消することにあり、モニ
タカメラを使用することなく、簡便な方法で半導体ウェ
ーハに形成されたバンプの位置合わせをなして半導体ウ
ェーハを積層することができる半導体装置の製造方法を
を提供することにあ飄
〔課題を解決するための手段〕
上記の目的は、円柱状の半導体インゴット(1)に、円
柱の軸(2)と平行する少なくとも3個のスルーホール
(3)を形成し、前記の円柱状の半導体インゴット(1
)の側面に、円柱の軸(2)と平行する平面よりなるフ
ァセット(4)を形成し、円柱の軸(2)に直交する平
面をもって前記の円柱状の半導体インゴット(1)をス
ライスして複数枚の半導体ウェーハ(11)を形成し、
この半導体ウェーハ(11)のスルーホール(3)の内
面に絶縁膜(5)を形成し、この絶縁膜(5)をもって
覆われた前記のスルーホール(3)の内部に導電体層(
7)を形成し、この導電体層(7)の両端面にマスク(
8)を形成して、前記の半導体ウェーハ(11)に半導
体素子を形成した後、前記のマスク(8)を除去して前
記の導電体層(7)上にバンプ(9)を形成し、このバ
ンプ(9)が形成された前記の複数枚の半導体ウェーハ
(11)をファセット(4)を介して位置合わせをなし
て積層することによって達成される。An object of the present invention is to eliminate this drawback, and is a semiconductor device capable of stacking semiconductor wafers by aligning bumps formed on semiconductor wafers in a simple manner without using a monitor camera. [Means for Solving the Problem] The above object is to provide a cylindrical semiconductor ingot (1) with at least three through holes parallel to the axis (2) of the cylinder. (3), and the cylindrical semiconductor ingot (1
) is formed with a facet (4) consisting of a plane parallel to the axis (2) of the cylinder, and the cylindrical semiconductor ingot (1) is sliced with a plane perpendicular to the axis (2) of the cylinder. Forming a plurality of semiconductor wafers (11),
An insulating film (5) is formed on the inner surface of the through hole (3) of this semiconductor wafer (11), and a conductor layer (
7) and a mask (
8) to form a semiconductor element on the semiconductor wafer (11), remove the mask (8) and form bumps (9) on the conductor layer (7), This is achieved by stacking the plurality of semiconductor wafers (11) on which the bumps (9) are formed, aligned through the facets (4).
本発明に係る半導体ウェーハを積層する工程を有する半
導体装置の製造方法においては、各半導体ウェーハ11
に形成されたファセット4とハンプ9が形成される複数
個のスルーホール3との相対位置関係はすべて同一とな
るので、各半導体ウェーハ11に形成されたファセット
4を介して位置合わせをすれば、各半導体ウェーハ11
に形成されたバンプ9の位置合わせが自動的になされる
。In the method for manufacturing a semiconductor device including the step of stacking semiconductor wafers according to the present invention, each semiconductor wafer 11
Since the relative positional relationships between the facets 4 formed on each semiconductor wafer 11 and the plurality of through holes 3 in which the humps 9 are formed are all the same, if alignment is performed via the facets 4 formed on each semiconductor wafer 11, Each semiconductor wafer 11
The alignment of the bumps 9 formed on the surface is automatically performed.
以下、図面を参照しつ\本発明の一実施例に係る半導体
装置の製造方法について説明する。Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
第1図参照
引き上げ法を使用して製造された円柱状の半導体インゴ
ット1を所定の長さしに切断する。この所定の長さしは
、少なくとも一つの積層体を構成するのに必要な枚数の
半導体ウェーハをスライスしうる長さとする。切断され
た円柱状の半導体インゴット1に、円柱の軸2と平行に
直径1〜3mm程度のスルーホール3をブローチ盤等を
使用して少なくとも3個形成する。このスルーホール3
は、各半導体ウェーハに形成される電源線、接地線、信
号線等をそれぞれ相互に接続するためのバンプを形成す
る領域に形成する。円柱状の半導体インゴット1の側面
の一部領域をプレーナ等を使用して切除し、円柱の軸2
と平行する平面よりなるファセット4を形成する。Referring to FIG. 1, a cylindrical semiconductor ingot 1 manufactured using the pulling method is cut into predetermined lengths. This predetermined length is a length that can slice the number of semiconductor wafers required to form at least one laminate. At least three through holes 3 having a diameter of about 1 to 3 mm are formed in the cut cylindrical semiconductor ingot 1 in parallel with the axis 2 of the cylinder using a broaching machine or the like. This through hole 3
are formed in regions where bumps for interconnecting power lines, ground lines, signal lines, etc. formed on each semiconductor wafer are to be formed. A part of the side surface of the cylindrical semiconductor ingot 1 is cut off using a planer, etc., and the axis 2 of the cylinder is removed.
A facet 4 is formed by a plane parallel to the plane.
第2図参照
円柱状の半導体インゴット1を所望の厚さにスライスし
て複数枚の半導体ウェーハ11を形成し、スルーホール
3内面に約6,000人厚0絶縁膜5を形成する。この
絶縁膜5は、一般には素子分離用フィールド絶縁膜形成
と同一の工程をもって形成される。すなわち、半導体ウ
ェーハ11の両面に窒化シリコン膜6を形成し、これを
パターニングしてフィールド絶縁膜形成領域(図示せず
)とスルーホール3に対応する領域とから除去して酸化
し、フィールド絶縁膜(図示せず)とスルーホールの絶
縁膜5とを形成する。Referring to FIG. 2, a plurality of semiconductor wafers 11 are formed by slicing a cylindrical semiconductor ingot 1 to a desired thickness, and an insulating film 5 having a thickness of about 6,000 wafers is formed on the inner surface of the through hole 3. This insulating film 5 is generally formed in the same process as the formation of a field insulating film for element isolation. That is, a silicon nitride film 6 is formed on both sides of a semiconductor wafer 11, and is patterned and removed from a field insulating film formation region (not shown) and a region corresponding to a through hole 3, and oxidized to form a field insulating film. (not shown) and an insulating film 5 of a through hole are formed.
第3図参照
窒化シリコン膜6を除去し、スパッタ法等を使用してア
ルミニウム等の導電体層を形成し、これをパターニング
してスルーホール3内にアルミニウム等の導電体層7を
形成し、再び窒化シリコン膜を形成し、これをパターニ
ングして導電体層7の両端面に約6,000人厚0絶化
シリコン膜よりなるマスク8を形成した後、半導体ウェ
ーハ11に通常の方法を使用して所望の半導体素子を形
成する。3, the silicon nitride film 6 is removed, a conductive layer 7 made of aluminum or the like is formed by patterning it, and a conductive layer 7 made of aluminum or the like is formed in the through hole 3 by using a sputtering method or the like. After forming a silicon nitride film again and patterning it to form a mask 8 made of a silicon nitride film with a thickness of approximately 6,000 wafers on both end faces of the conductor layer 7, a normal method is used for the semiconductor wafer 11. A desired semiconductor element is then formed.
第4図参照
窒化シリコン膜8を除去し、導電体層7上に開口を有す
るレジスト膜を形成してメツキをなし、バンプ9を形成
する。Referring to FIG. 4, silicon nitride film 8 is removed, a resist film having an opening is formed on conductor layer 7, and plating is performed to form bumps 9.
第5図参照
バンプ9が形成された複数の半導体ウェーハ11をファ
セットを介して位置合わせした後、ハンプ9を介して相
互に圧着する。Referring to FIG. 5, a plurality of semiconductor wafers 11 on which bumps 9 are formed are aligned via facets and then pressed together via humps 9.
された半導体ウェーハを積層する工程を有する半導体装
置の製造方法においては、円柱状の半導体インゴットを
スライスして半導体ウェーハとする前に、円柱の軸と平
行に少なくとも3個のスルーホールとファセットとを形
成するので、この半導体インゴットをスライスして半導
体ウェーハを形成すれば、各半導体ウェーハのファセッ
トとスルーホールとの相対位置関係はすべて同一となり
、ファセットを介して半導体ウェーハを相互に位置合わ
せすれば、スルーホールに形成されたバンプの位置合わ
せが自動的になされるので、モニタカメラを使用するこ
となく、極めて簡便に半導体ウェーハを積層することが
できる。In a method for manufacturing a semiconductor device that includes a step of stacking semiconductor wafers, at least three through holes and facets are formed in parallel with the axis of the cylinder before slicing a cylindrical semiconductor ingot into semiconductor wafers. Therefore, if this semiconductor ingot is sliced to form semiconductor wafers, the relative positions of the facets and through holes of each semiconductor wafer will all be the same, and if the semiconductor wafers are aligned with each other via the facets, Since the bumps formed in the through holes are automatically aligned, semiconductor wafers can be stacked extremely easily without using a monitor camera.
第1図〜第5図は、本発明の一実施例に係る半導体装置
の製造方法の工程図である。
第6図は、従来技術に係る半導体ウェーハのバンプの位
置合わせ方法を示す図である。
以上説明せるとおり、本発明に係る素子が形成■・・・
半導体インゴット、
2 ・ ・
3 ・ ・
4 ・ ・
5 ・ ・
6 ・ ・
7 ・ ・
8 ・ ・
9 ・ ・
10・ ・
11・ ・
・円柱の軸、
・スルーホール、
・ファセット、
・絶縁膜、
・窒化シリコン膜、
・導電体層、
・マスク、
・バンプ、
・モニタカメラ、
・半導体ウェーハ。1 to 5 are process diagrams of a method for manufacturing a semiconductor device according to an embodiment of the present invention. FIG. 6 is a diagram showing a method for aligning bumps on a semiconductor wafer according to the prior art. As explained above, the element according to the present invention is formed...
Semiconductor ingot, 2 ・ ・ 3 ・ ・ 4 ・ ・ 5 ・ ・ 6 ・ 7 ・ ・ 8 ・ ・ 9 ・ ・ 10 ・ 11 Silicon nitride film, ・Conductor layer, ・Mask, ・Bump, ・Monitor camera, ・Semiconductor wafer.
Claims (1)
平行する少なくとも3個のスルーホール(3)を形成し
、 前記円柱状の半導体インゴット(1)の側面に、円柱の
軸(2)と平行する平面よりなるファセット(4)を形
成し、 円柱の軸(2)に直交する平面をもって前記円柱状の半
導体インゴット(1)をスライスして複数枚の半導体ウ
ェーハ(11)を形成し、 該半導体ウェーハ(11)のスルーホール(3)の内面
に絶縁膜(5)を形成し、 該絶縁膜(5)をもって覆われた前記スルーホール(3
)の内部に導電体層(7)を形成し、該導電体層(7)
の両端面にマスク(8)を形成して、前記半導体ウェー
ハ(11)に半導体素子を形成した後、前記マスク(8
)を除去して前記導電体層(7)上にバンプ(9)を形
成し、該バンプ(9)が形成された前記複数枚の半導体
ウェーハ(11)をファセット(4)を介して位置合わ
せをなして積層する 工程を有することを特徴とする半導体装置の製造方法。[Claims] At least three through holes (3) are formed in a cylindrical semiconductor ingot (1) parallel to the axis (2) of the cylinder, and on a side surface of the cylindrical semiconductor ingot (1). , forming a facet (4) consisting of a plane parallel to the axis (2) of the cylinder, and slicing the cylindrical semiconductor ingot (1) with a plane perpendicular to the axis (2) of the cylinder to form a plurality of semiconductor wafers. (11), an insulating film (5) is formed on the inner surface of the through hole (3) of the semiconductor wafer (11), and the through hole (3) is covered with the insulating film (5).
) a conductor layer (7) is formed inside the conductor layer (7);
After forming a mask (8) on both end faces of the semiconductor wafer (11) and forming a semiconductor element on the semiconductor wafer (11), the mask (8) is
) is removed to form bumps (9) on the conductor layer (7), and the plurality of semiconductor wafers (11) on which the bumps (9) are formed are aligned via the facets (4). 1. A method for manufacturing a semiconductor device, comprising the step of stacking the layers.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33542588A JPH02180063A (en) | 1988-12-29 | 1988-12-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33542588A JPH02180063A (en) | 1988-12-29 | 1988-12-29 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02180063A true JPH02180063A (en) | 1990-07-12 |
Family
ID=18288417
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33542588A Pending JPH02180063A (en) | 1988-12-29 | 1988-12-29 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02180063A (en) |
-
1988
- 1988-12-29 JP JP33542588A patent/JPH02180063A/en active Pending
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