JPH0217717A - Output circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、相補型ＭＯＳトランジスタ（以下。[Detailed description of the invention] [Industrial application field] The present invention relates to a complementary MOS transistor (hereinafter referred to as "complementary MOS transistor").
ＭＯＳＦＥＴという、）から成るところの高駆動能力を
持つ出力回路に関する。The present invention relates to an output circuit with high driving capability consisting of a MOSFET (MOSFET).
本発明は、相補型ＭＯＳＦＥＴから成る出力回路におい
て、最終段のＰ型およびＮ型ＭＯＳ Ｆ ＥＴのゲート
を駆動する信号を制御することにより、出力信号に発生
するオーバシュートまたは、アンダーシュートを小さく
して、かつ出力信号の輻射ノイズが小さい出力回路を供
給するものである。The present invention reduces the overshoot or undershoot that occurs in the output signal by controlling the signals that drive the gates of the P-type and N-type MOSFETs in the final stage in an output circuit consisting of complementary MOSFETs. The present invention provides an output circuit in which the radiation noise of the output signal is small.
［従来の技術〕
従来の出力回路は第４図に示される様に、（４１）の最
終段の相補型ＭＯＳインバータと最終段インバータのゲ
ートを駆動する為の（４２）の相補型ＭＯＳインバータ
からなるプリバッファから構成されている。最終段のイ
ンバータ出力は（４３）の出力端子を通って高負荷を持
つところの外部回路に接続されている。一般に高駆動能
力を要求する出力回路においては、（４１）のインバー
タの（４４）のＰ型ＭＯＳＦＥＴと（４５）のＮ型ＭＯ
ＳＦＥＴの駆動能力は比較的大きくなっている。又、（
４２）のプリバッファの（４６）と（４７）のＭＯＳ
Ｆ ＥＴの駆動能力は、（４４）と（４５）に比較して
小さくなっている。[Prior Art] As shown in Fig. 4, a conventional output circuit consists of a final stage complementary MOS inverter (41) and a complementary MOS inverter (42) for driving the gate of the final stage inverter. It consists of a pre-buffer. The final stage inverter output is connected to an external circuit having a high load through an output terminal (43). In general, in an output circuit that requires high driving ability, the inverter (41), the P-type MOSFET (44) and the N-type MOSFET (45) are used.
The drive capability of SFET is relatively large. or,(
42) pre-buffer (46) and (47) MOS
The driving capability of the FET is smaller compared to (44) and (45).
しかし、出力回路の高駆動能力を高めると、第５図に示
すように、出力信号の波形変化（トランジェント、エツ
ジ）が鋭くなり、大きなオーバシュート（５１）とアン
ダーシュート（５２）を発生する。このオーバシェード
とアンダーシュートは出力回路の次段に接続されるＩＣ
を破壊する問題が有り、又、電磁波輻射ノイズは、テレ
ビ等の電波障害を引き起こす問題がある。これらの問題
は、出力信号の波形変化が鋭いほど大きく、波形変化が
がなだらかなほど小さい０本発明は、この様な問題を解
決するものでその目的とするところは高駆動能力の出力
を保ちながら、出力波形に大きなオーバシェードとアン
ダーシェードを発生せず、かつ、電磁波輻射ノイズの小
さい出力回路を提供するものである。However, when the high driving ability of the output circuit is increased, as shown in FIG. 5, the waveform changes (transients, edges) of the output signal become sharper, causing large overshoots (51) and undershoots (52). This overshade and undershoot are connected to the IC connected to the next stage of the output circuit.
In addition, electromagnetic radiation noise has the problem of causing interference with televisions, etc. These problems are larger when the waveform change of the output signal is sharper, and smaller when the waveform change is gentler. However, it is an object of the present invention to provide an output circuit that does not generate large overshades and undershades in the output waveform and has low electromagnetic radiation noise.
本発明の出力回路は、（１）Ｐ型ＭＯＳＦＥＴとＮ型Ｍ
ＯＳＦＥＴから構成される相補型ＭＯＳインバータにお
いて、複数個の前記インバータのＰ型ＭＯＳＦＥＴのソ
ース側と、Ｎ型ＭＯＳＦＥＴのソース側が、それぞれに
並列に接続しており、複数個の前記インバータのドレイ
ン側が、各々が並列に接続され、前記並列に接続された
相補型ＭＯＳインバータの内の第１の相補型ＭＯＳイン
バータのゲートは、相補型ＭＯＳインバータから構成さ
れるプリバッファのドレインと第１の抵抗を介して接続
し、前記並列に接続された相補型ＭＯＳインバータの内
の第２の相補型ＭＯＳインバータのゲートは、前記プリ
バッファのドレインと第２の抵抗を介して接続する。以
後同様に、並列に接続された複数個の相補型ＭＯＳイン
バータの第ｎ番目のゲートは前記プリバッファのドレイ
ンと第ｎ番目の抵抗を介して接続する事を特徴とする。The output circuit of the present invention includes (1) P-type MOSFET and N-type MMOSFET.
In a complementary MOS inverter composed of OSFETs, the source sides of the P-type MOSFETs and the source sides of the N-type MOSFETs of the plurality of inverters are connected in parallel, and the drain sides of the plurality of inverters are connected in parallel. The gates of the first complementary MOS inverters of the complementary MOS inverters connected in parallel are connected to each other through the drain of the pre-buffer constituted by the complementary MOS inverters and the first resistor. The gate of a second complementary MOS inverter of the complementary MOS inverters connected in parallel is connected to the drain of the pre-buffer via a second resistor. Thereafter, similarly, the n-th gate of the plurality of complementary MOS inverters connected in parallel is connected to the drain of the pre-buffer through the n-th resistor.
（２）前記出力回路において第１、第２、…、第ｎ番目
の抵抗値は、次第に大きな値をとる事を特徴とする。(2) The output circuit is characterized in that the first, second, . . . , n-th resistance values gradually increase in value.
（３）前記出力回路において、前記並列に接続されたＰ
型ＭＯＳ Ｆ ＥＴのソース側に直列に単一のＰ型ＭＯ
ＳＦＥＴのドレインが接続され、前記単一のＰ型ＭＯＳ
ＦＥＴのゲートは、前記プリバッファのドレインに接続
され、かつ前記並列に接続されたＮ型ＭＯＳＦＥＴのソ
ース側に直列に単一のＮ型ＭＯＳＦＥＴのドレインが接
続され前記単一のＮ型ＭＯＳＦＥＴのゲートは、前記プ
リバッファのドレインに接続している事を特徴とする。(3) In the output circuit, the parallel connected P
A single P-type MOSFET is connected in series to the source side of the type MOS FET.
The drain of the SFET is connected to the single P-type MOS
The gate of the FET is connected to the drain of the pre-buffer, and the drain of a single N-type MOSFET is connected in series to the source side of the N-type MOSFET connected in parallel. is characterized in that it is connected to the drain of the pre-buffer.
本発明の上述の構成によれば、並列に接続された相補型
ＭＯＳインバータの各々の駆動能力は。According to the above-described configuration of the present invention, the driving capacity of each of the complementary MOS inverters connected in parallel is as follows.
小、又は、中で有るが、並列接続されているため、総合
すると高駆動出力を持っている。この様な並列に接続さ
れたＭＯＳインバータにおいて。Although they are small or medium-sized, they are connected in parallel, so overall they have a high drive output. In such parallel connected MOS inverters.
各々のゲートがプリバッファの出力から漸次に大きな抵
抗を介して接続されているため、プリバッファの出力信
号により、並列接続されたＭＯＳインバータが、順々に
“オン”し、それにともない駆動能力も大きくなる。こ
の為トランジェント、エツジの緩やかな信号波形が得ら
れる。Since each gate is connected to the output of the pre-buffer through a gradually larger resistance, the output signal of the pre-buffer turns on the parallel-connected MOS inverters one after another, and the drive capacity also increases accordingly. growing. Therefore, a signal waveform with gentle transients and edges can be obtained.
［実 施 例］
以下に本発明の実施例を図面にもとずいて説明する。第
１図は、本発明における出力回路の構成図である。第２
図は、本発明における出力回路（第１図）の各部分に於
ける信号波形ならびにタイミング図である。第１図の（
１）は、３個の相補型ＭＯＳインバータが、ソース側と
ドレイン側が並列に接続されて、最終段の高駆動能力を
得る所の相補型ＭＯＳインバータを構成している例であ
る。この例では、３個並列であるが、−前約には並列個
数が多いほど高駆動能力をもつため、得ようとする駆動
能力にみあう個数を選択している。（２）は、最終段の
相補型ＭＯＳインバータを駆動するためのプリバッファ
である。（１）の並列に接続された相補型ＭＯＳインバ
ータの内の（６）の第１の相補型ＭＯＳインバータのゲ
ートは、プリバッファ（２）のドレインと抵抗（３）を
介して接続している。第２の相補型ＭＯＳインバータ（
７）のゲートは、（４）の抵抗を介して、前プリバッフ
ァ（２）のドレインと接続し、第３の相補型ＭＯＳイン
バータ（８）のゲートは（５）の抵抗を介して、前プリ
バッファ（２）のドレインと接続している。ここで（３
）（４）、（５）の抵抗値は、漸次大きな値をとる１本
例は、相補型ＭＯＳインバータが３個並列の場合を述べ
たが、−前約には、３個以上にも拡張できる。第１図の
回路動作を第２図の信号波形とタイミング図にもとずき
ながら説明する。初期状態において、プリバッファのデ
ータ信号φ、が“Ｉ−”の場合、プリバッファ出力信号
φ２“Ｈ“であり、（１）の並列に接続された最終段出
力インバータの各ゲート信号φ１、φ４、φ５、は、”
Ｈ”である、このため、第１、第２、第３の相補型ＭＯ
ＳインバータのＰ型ＭＯＳ Ｆ ＥＴは。[Example] Examples of the present invention will be described below based on the drawings. FIG. 1 is a configuration diagram of an output circuit according to the present invention. Second
The figure shows signal waveforms and timing diagrams in each part of the output circuit (FIG. 1) according to the present invention. In Figure 1 (
1) is an example in which three complementary MOS inverters are connected on the source side and the drain side in parallel to form a complementary MOS inverter that obtains a high driving capability at the final stage. In this example, three are connected in parallel; however, since the greater the number of parallel elements, the higher the driving ability, the number that matches the desired driving ability is selected. (2) is a pre-buffer for driving the final stage complementary MOS inverter. The gate of the first complementary MOS inverter (6) of the complementary MOS inverters (1) connected in parallel is connected to the drain of the pre-buffer (2) via the resistor (3). . Second complementary MOS inverter (
The gate of the third complementary MOS inverter (8) is connected to the drain of the front pre-buffer (2) through the resistor (4), and the gate of the third complementary MOS inverter (8) is connected to the drain of the front pre-buffer (2) through the resistor (5). Connected to the drain of pre-buffer (2). Here (3
) The resistance values in (4) and (5) gradually increase in value. This example describes the case where three complementary MOS inverters are connected in parallel. can. The operation of the circuit shown in FIG. 1 will be explained based on the signal waveforms and timing diagram shown in FIG. 2. In the initial state, when the data signal φ of the pre-buffer is “I-”, the pre-buffer output signal φ2 is “H”, and each gate signal φ1, φ4 of the final stage output inverter connected in parallel in (1) , φ5, is”
Therefore, the first, second and third complementary MO
P type MOS FET of S inverter.
才ブで、Ｎ型ＭＯＳＦＥＴが、°オン°しており最終段
出力インバータの出力信号φ６は、“Ｌ”である、この
状態からφ１の信号が“Ｌ→Ｈ”へ変化すると、プリバ
ッファの出力は、”Ｈ→Ｌ“へ鋭く変化するが、（１）
の並列に接続され相補型ＭＯＳインバータの第１の相補
型ＭＯＳインバータ（６）のゲートは抵抗（３）を介し
て、信号が伝帳するため、φ、の信号波形は、なだらか
に立ち下がる。この様な信号波形φ、が、入ると第１の
相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、緩やか
に“オン”する、さらに第２の相補型ＭＯＳインバータ
（７）のゲート信号φ４は、抵抗（４）を介して前プリ
バッファ（２）のドレインに接続しており、抵抗（４）
は、抵抗（５）より大きな値を取るため、第２の相補型
ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、第１の相補型
ＭＯＳインバータのＰ型ＭＯＳＦＥＴより遅れてさらに
ゆるやかに”オン”する、また第３の相補型ＭＯＳイン
バータ（８）のゲート信号φ、は、抵抗（５）を介して
前プリバッファ（２）のドレインに接続しており、抵抗
（５）は、抵抗（４）より大きな値を取るため、第３の
相補型ＭＯＳインバータのＰ型ＭＯＳＦＥＴは、第２の
相補型Ｍ ＯＳインバータのＰ型ＭＯＳＦＥＴより遅れ
てさらにゆるやかに“オン”する０以上の様に並列に接
続された相補型ＭＯＳインバータのＰ型ＭＯ５ＦＥＴが
、順々に“オン”するため、駆動能力も順々に加算され
最終段出力インバータの出力信号φ６は“Ｌ −Ｈ″へ
なだらかに立ち上がる８次に前プリバッファ（２）のデ
ータ信号φ１ ”Ｈ−Ｌ”へ変化する場合、並列に接続
された相補型ＭＯＳインバータにおいて、第１の相補型
ＭＯＳインバータ（６）、第２の相補型ＭＯＳインバー
タ（７）、第３の相補型ＭＯＳインバータ（８）のゲー
トは、順々“Ｌ−Ｈ“へ、立ち上がるため各々のＮ型Ｍ
ＯＳ Ｆ Ｅ Ｔが順々に“オン”する、よって最終
段出力インバータの出力信号φ６“Ｈ−Ｌ”へなだらか
に立ち下る。第３図は、本発明の第１図にたいして、貫
通電流を小さくした実施例である。相補型ＭＯＳインバ
ータにおいてＰ型ＭＯＳ Ｆ ＥＴのソース側に直列に
（３１）の単一のＰ型ＭＯＳＦＥＴが接続し、並列に接
続された相補型ＭＯＳインバータのＮ型ＭＯＳＦＥＴの
ソース側に直列に（３２）の単一のＰ型ＭＯＳＦＥＴが
接続している。初期状態においてプリバッファ（３６）
のデータ信号φ１．“Ｌ”とすると、プリバッファの出
力φ、は“Ｈ”である・この為φ３ａ・ φＳ＠・ φ
４ｏｌよ、“Ｈ”であり出力信号φ４．は、“Ｌ”であ
る、この時、最終段出力インバータ（３７）のＮ型ＭＯ
ＳＦＥＴ側は、”オン“しておりＰ型ＭＯＳＦＥＴ側は
、１オフ“している、ここで、プリバッファのデータ信
号φ１．“Ｌ−、Ｈ”へ変化すると、プリバッファの出
力は、“）Ｉ−Ｌ”へ鋭く変化する。ここで、単一のＰ
型ＭＯ３ＦＥＴ （３１）のゲートと単一のＮ型ＭＯＳ
ＦＥＴ （３２）のゲートは、プリバッファのドレイン
に直接接続されているため抵抗を介して接続している第
１の相補型ＭＯＳインバータ（３８）より速く“オン“
、又は、“オフ“する、すなわちプリバッファの出力信
号φａｔ“Ｈ−１Ｌ“へ鋭く変化すると、単一のＰ型Ｍ
Ｏ５ＦＥＴ（３１）が、速く“オン”して、それと同様
に単一のＮ型ＭＯＳＦＥＴ （３２）が速く“オフ“す
る。このため並列に接続された相補型ＭＯＳインバータ
のＰ型ＭＯＳＦＥＴの“オン”が緩やかでＮ型ＭＯＳＦ
ＥＴの”オフ”が緩やかであっても貫通電流は小さく、
出力信号φ４．が“Ｌ−Ｈ”へなだらかに立ち上がる０
次にデータ信号φ、６が“Ｈ−Ｌの場合は、信号φ８．
は、鋭（“Ｌ→Ｈ”へ立ち上がり、それにともない単一
のＰ型ＭＯＳＦＥＴ（３１）は、素早く“オフ”し単一
のＮ型ＭＯＳＦＥＴ （３２）は、素早（“オン”する
、この為、前述と同様に貫通電流が小さく、かつなだら
かな出力信号が得られる。At this time, the N-type MOSFET is turned on and the output signal φ6 of the final stage output inverter is “L”. When the signal φ1 changes from “L → H” from this state, the pre-buffer The output changes sharply from "H to L", but (1)
Since a signal is transmitted to the gate of the first complementary MOS inverter (6) of the complementary MOS inverters connected in parallel through the resistor (3), the signal waveform of φ falls gently. When such a signal waveform φ is input, the P-type MOSFET of the first complementary MOS inverter is slowly turned on, and the gate signal φ4 of the second complementary MOS inverter (7) is turned on by the resistor ( 4) to the drain of the pre-prebuffer (2), and the resistor (4)
takes a larger value than the resistor (5), so the P-type MOSFET of the second complementary MOS inverter turns on more slowly and later than the P-type MOSFET of the first complementary MOS inverter. The gate signal φ of the complementary MOS inverter (8) of No. 3 is connected to the drain of the pre-prebuffer (2) via a resistor (5), and the resistor (5) has a larger value than the resistor (4). In order to Since the P-type MO5FETs of the type MOS inverter are turned on one after another, the drive capacity is also added one after another, and the output signal φ6 of the final stage output inverter gradually rises to "L - H". (2) When the data signal φ1 changes to "H-L", in the complementary MOS inverters connected in parallel, the first complementary MOS inverter (6), the second complementary MOS inverter (7), The gate of the third complementary MOS inverter (8) sequentially rises to "L-H", so each N-type M
The OS FETs are turned "on" one after another, so that the output signal φ6 of the final stage output inverter gradually falls to "H-L". FIG. 3 shows an embodiment in which the through current is reduced compared to FIG. 1 of the present invention. In the complementary MOS inverter, a single P-type MOSFET (31) is connected in series to the source side of the P-type MOS FET, and a single P-type MOSFET (31) is connected in series to the source side of the N-type MOSFET of the complementary MOS inverter connected in parallel. A single P-type MOSFET (32) is connected. Pre-buffer (36) in initial state
The data signal φ1. When it is “L”, the output φ of the pre-buffer is “H”. Therefore, φ3a・φS@・φ
4ol, it is "H" and the output signal φ4. is “L”. At this time, the N-type MO of the final stage output inverter (37)
The SFET side is "on" and the P-type MOSFET side is "1 off".Here, when the data signal φ1 of the pre-buffer changes to "L-, H", the output of the pre-buffer becomes " ) I-L”, where a single P
Type MO3FET (31) gate and single N type MOS
Since the gate of the FET (32) is directly connected to the drain of the pre-buffer, it is turned on faster than the first complementary MOS inverter (38), which is connected via a resistor.
, or when the pre-buffer output signal φat changes sharply to “H-1L”, a single P-type M
The O5FET (31) turns "on" fast and the single N-type MOSFET (32) turns "off" fast as well. Therefore, the P-type MOSFET of the complementary MOS inverter connected in parallel turns on slowly, and the N-type MOSFET
Even if the ET turns off slowly, the through current is small,
Output signal φ4. 0 rises gently to "L-H"
Next, when data signal φ,6 is “H-L”, signal φ8.
rises sharply (“L→H”), and as a result, the single P-type MOSFET (31) quickly “turns off” and the single N-type MOSFET (32) quickly (“turns on”). , similar to the above, the through current is small and a smooth output signal can be obtained.
［発明の効果１
以上述べたように１本発明による出力回路は、高駆動出
力ドライブ能力を持つにもかかわらず、出力信号にオー
バシュート、アンダーシュートを発生せず、出力信号の
立ち上がり、立ち下りがなだらかな為、電磁波輻射ノイ
ズを発生せず、しかも貫通電流が小さいため、消費電流
が少なく、電源ノイズの発生しに（い安定した出力回路
が得られる。[Effect of the Invention 1] As described above, the output circuit according to the present invention does not cause overshoot or undershoot in the output signal, and does not cause any overshoot or undershoot in the output signal, even though it has a high output drive capability. Since the curve is gentle, it does not generate electromagnetic radiation noise, and the through current is small, so current consumption is low and a stable output circuit is obtained without generating power supply noise.
第１図は、本発明による出力回路図。
第２図は、本発明による出力回路の動作を表す信号波形
とタイミング図。
第３図は、本発明において、貫通電流を小さくした出力
回路図。
第４図は、従来の出力回路図。
第５図は、従来の出力回路による出力波形とタイミング
図。
・最終段出力インバータ
・プリバッファ
・抵抗
・抵抗
・抵抗
・並列に接続された相補型ＭＯＳイン
バータの内の第１の相補型ＭＯＳイ
ンバータ。
（７）・・並列に接続された相補型ＭＯＳインバータの
内の第２の相補型ＭＯＳイ
ンバータ。
（８）・・並列に接続された相補型ＭＯＳインバータの
内の第３の相補型ＭＯＳイ
ンバータ。
φ、・・・プリバッファへ入るデータ信号φ２・・・プ
リバッファの出力信号
φ、・・・並列に接続された相補型ＭＯＳインバータの
内の第１の相補型ＭＯ
Ｓインバータのゲート信号。
φ４・・・並列に接続された相補型ＭＯＳインバータの
内の第２の相補型ＭＯ
Ｓインバータのゲート信号。
φ、・・・並列に接続された相補型ＭＯＳインバータの
内の第１の相補型ＭＯ
Ｓインバータのゲート信号。
φ６・・・最終段出力インバータの出力信号（３１）・
・単一のＰ型ＭＯＳ Ｆ ＥＴ（３２）・・単一のＮ型
ＭＯＳＦＥＴ
二ｌｌ４−Ｉ′ｔＩ
圀FIG. 1 is an output circuit diagram according to the present invention. FIG. 2 is a signal waveform and timing diagram showing the operation of the output circuit according to the present invention. FIG. 3 is an output circuit diagram in which the through current is reduced in the present invention. FIG. 4 is a conventional output circuit diagram. FIG. 5 is an output waveform and timing diagram of a conventional output circuit. - Final stage output inverter, pre-buffer, resistor, resistor, resistor, first complementary MOS inverter among complementary MOS inverters connected in parallel. (7)...A second complementary MOS inverter among the complementary MOS inverters connected in parallel. (8)...Third complementary MOS inverter among the complementary MOS inverters connected in parallel. φ, . . . Data signal φ2 entering the pre-buffer. Pre-buffer output signal φ, . . . Gate signal of the first complementary MOS inverter among the complementary MOS inverters connected in parallel. φ4: Gate signal of the second complementary MOS inverter among the complementary MOS inverters connected in parallel. φ, . . . Gate signal of the first complementary MOS inverter among the complementary MOS inverters connected in parallel. φ6...Final stage output inverter output signal (31)
・Single P-type MOSFET (32)・・Single N-type MOSFET
Claims (3)
れる相補型ＭＯＳインバータにおいて、複数個の前記イ
ンバータのＰ型ＭＯＳＦＥＴのソース側と、Ｎ型ＭＯＳ
ＦＥＴのソース側が、それぞれに並列に接続しており、
複数個の前記インバータのドレイン側が、各々が並列に
接続され、前記並列に接続された相補型ＭＯＳインバー
タの内の第１の相補型ＭＯＳインバータのゲートは、相
補型ＭＯＳインバータから構成されるプリバッファのド
レインと第１の抵抗を介して接続し、前記並列に接続さ
れた相補型ＭＯＳインバータの内の第２の相補型ＭＯＳ
インバータのゲートは、前記プリバッファのドレインと
第２の抵抗を介して接続する。以後同様に、並列に接続
された複数個の相補型ＭＯＳインバータの第ｎ番目のゲ
ートは前記プリバッファのドレインと第ｎ番目の抵抗を
介して接続する事を特徴とする出力回路。(1) In a complementary MOS inverter composed of a P-type MOSFET and an N-type MOSFET, the source side of the P-type MOSFET of the plurality of inverters and the N-type MOS
The source sides of the FETs are connected in parallel to each other,
The drain sides of the plurality of inverters are each connected in parallel, and the gate of a first complementary MOS inverter among the parallel-connected complementary MOS inverters is a pre-buffer formed of a complementary MOS inverter. a second complementary MOS of the parallel-connected complementary MOS inverters;
The gate of the inverter is connected to the drain of the pre-buffer via a second resistor. Similarly, the n-th gate of the plurality of complementary MOS inverters connected in parallel is connected to the drain of the pre-buffer through the n-th resistor.
、第ｎ番目の抵抗値は、次第に大きな値をとる事を特徴
とする出力回路。(2) In the output circuit according to claim 1, the first, second,...
, the n-th resistance value gradually increases.
列に接続されたＰ型ＭＯＳＦＥＴのソース側に直列に単
一のＰ型ＭＯＳＦＥＴのドレインが接続され、前記単一
のＰ型ＭＯＳＦＥＴのゲートは、前記プリバッフアのド
レインに接続され、かつ前記並列に接続されたＮ型ＭＯ
ＳＦＥＴのソース側に直列に単一のＮ型ＭＯＳＦＥＴの
ドレインが接続され前記単一のＮ型ＭＯＳＦＥＴのゲー
トは、前記プリバッファのドレインに接続している事を
特徴とする出力回路。(3) In the output circuit according to claim 1 or 2, the drain of a single P-type MOSFET is connected in series to the source side of the P-type MOSFETs connected in parallel, and the gate of the single P-type MOSFET is connected to the drain of the prebuffer and connected in parallel to the N-type MO
An output circuit characterized in that the drain of a single N-type MOSFET is connected in series to the source side of the SFET, and the gate of the single N-type MOSFET is connected to the drain of the pre-buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168308A JPH0217717A (en) | 1988-07-05 | 1988-07-05 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168308A JPH0217717A (en) | 1988-07-05 | 1988-07-05 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0217717A true JPH0217717A (en) | 1990-01-22 |
Family
ID=15865618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168308A Pending JPH0217717A (en) | 1988-07-05 | 1988-07-05 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0217717A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753707B2 (en) | 2002-04-04 | 2004-06-22 | Oki Electric Industry Co, Ltd. | Delay circuit and semiconductor device using the same |
| US9625755B2 (en) | 2011-02-14 | 2017-04-18 | Ortus Technology Co., Ltd. | Liquid crystal display |
-
1988
- 1988-07-05 JP JP63168308A patent/JPH0217717A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753707B2 (en) | 2002-04-04 | 2004-06-22 | Oki Electric Industry Co, Ltd. | Delay circuit and semiconductor device using the same |
| US9625755B2 (en) | 2011-02-14 | 2017-04-18 | Ortus Technology Co., Ltd. | Liquid crystal display |
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