JPH02174154A - 回路内蔵受光素子 - Google Patents
回路内蔵受光素子Info
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- JPH02174154A JPH02174154A JP63329592A JP32959288A JPH02174154A JP H02174154 A JPH02174154 A JP H02174154A JP 63329592 A JP63329592 A JP 63329592A JP 32959288 A JP32959288 A JP 32959288A JP H02174154 A JPH02174154 A JP H02174154A
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- Japan
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Landscapes
- Light Receiving Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ノイズに対する抵抗力の大きい、例えばホト
ダイオード全使用した差動増幅器金有する集積回路の改
良に関するものである。
ダイオード全使用した差動増幅器金有する集積回路の改
良に関するものである。
（従来の技術）
一般に外来ノイズによる影響を少なくするために差動増
幅器が用いられる。その場合、一対の同様な回路金有す
る増幅器が使用される。
幅器が用いられる。その場合、一対の同様な回路金有す
る増幅器が使用される。
第４図は、回路内蔵受光素子全使用する回路の電源ライ
ンノイズに対する耐性全向上するｔめに、差動増幅器を
用い九−例である。ホトダイオードＤ１で検出された光
電流は第１の増幅器ＡＭＰＩで増幅され、容量Ｃ１，抵
抗Ｒ＋”を介して第３の増幅器ＡＭＰ３で増幅され、そ
の出力はコンパレータＣＯＭＰに入力される。一方、こ
れを対称に、ホトダイオードＤ１と同じ容量値の遮光し
た接合容置素子であるダミーホトダイオードＤ２ｉ第２
の増幅器ＡＭＰ２に接続し、更に容量Ｃ２，抵抗Ｒ２を
介して第４の増幅器ＡＭＰ ４に接続し、その出力をコ
ンパレータＣＯＭＰに入力する。第１の増幅器ＡＭＰＩ
及び第２の増幅器ＡＭＰ２は定電圧ラインｖ３に接続さ
れている。電源ラインにノイズが入ると、定電圧ライン
Ｖ、にもノイズが入り、第１の増幅器ＡＭＰＩ及び第２
の増幅器ＡＭＰ２にもノイズが入る。このとき、双方の
増幅器の系によって構成される差動回路が全く対称であ
れば、そのノイズはコンパレータＣＯＭＰにおいて打ち
消され、出力には影響しない。所が差動回路の対称性が
くずれると、第１の増幅器ＡＭＰ１と第２の増幅器ＡＭ
Ｐ２に入ったノイズは、互にキャンセルできず、コンパ
レータＣＯＭＦの出力にはノイズが混入し、誤動作し易
くなる。
ンノイズに対する耐性全向上するｔめに、差動増幅器を
用い九−例である。ホトダイオードＤ１で検出された光
電流は第１の増幅器ＡＭＰＩで増幅され、容量Ｃ１，抵
抗Ｒ＋”を介して第３の増幅器ＡＭＰ３で増幅され、そ
の出力はコンパレータＣＯＭＰに入力される。一方、こ
れを対称に、ホトダイオードＤ１と同じ容量値の遮光し
た接合容置素子であるダミーホトダイオードＤ２ｉ第２
の増幅器ＡＭＰ２に接続し、更に容量Ｃ２，抵抗Ｒ２を
介して第４の増幅器ＡＭＰ ４に接続し、その出力をコ
ンパレータＣＯＭＰに入力する。第１の増幅器ＡＭＰＩ
及び第２の増幅器ＡＭＰ２は定電圧ラインｖ３に接続さ
れている。電源ラインにノイズが入ると、定電圧ライン
Ｖ、にもノイズが入り、第１の増幅器ＡＭＰＩ及び第２
の増幅器ＡＭＰ２にもノイズが入る。このとき、双方の
増幅器の系によって構成される差動回路が全く対称であ
れば、そのノイズはコンパレータＣＯＭＰにおいて打ち
消され、出力には影響しない。所が差動回路の対称性が
くずれると、第１の増幅器ＡＭＰ１と第２の増幅器ＡＭ
Ｐ２に入ったノイズは、互にキャンセルできず、コンパ
レータＣＯＭＦの出力にはノイズが混入し、誤動作し易
くなる。
前記のダミーホトダイオードＤ２は、ホトダイオードＤ
１と全く同じ構造とすれば、全く対称な差動回路となる
筈であるから、ＮｌＬ源ラインのノイズに対する耐性は
良くなるが、その場合、ダミーホトダイオードＤ２はホ
トダイオードＤ１と同じサイズとなるため、チップサイ
ズは２倍近くなジ、コストが高くなる。ｆＪ５図は典形
的なホトダイオードの一例の断面図であって、例えばＰ
型半導体基板１の表面にＮ型エピタキシャル層２全形成
し、その一部に設けられたＮ 型拡散層４から一方の電
極上地り出し、さらにＮ型エピタキシャル層２を他の部
分から分離するＰ型分離拡散層３．３？ｆ−設け、その
一つから他方の電極を取り出している〇このチップサイ
ズを小さくするため、通常ダミーホトダイオードＤ２に
は、接合容量素子が使用されていた。第６図（ａｔは接
合容４に素子の一例の平面図であジ、同図（ｂ）はその
中央部付近の要部の断面図である。図に示されるように
Ｐ型半導体基板１の表面にＮ＋＋埋込拡散層５を設け、
その上にＮ型エピタキシャル層２を成長させる。次にそ
の一部ｉＰ型分離拡散層３で包囲し、その内側に戸型拡
散層７全形成し、それに重なるようにＮ＋型型数散層４
′形成しである。
１と全く同じ構造とすれば、全く対称な差動回路となる
筈であるから、ＮｌＬ源ラインのノイズに対する耐性は
良くなるが、その場合、ダミーホトダイオードＤ２はホ
トダイオードＤ１と同じサイズとなるため、チップサイ
ズは２倍近くなジ、コストが高くなる。ｆＪ５図は典形
的なホトダイオードの一例の断面図であって、例えばＰ
型半導体基板１の表面にＮ型エピタキシャル層２全形成
し、その一部に設けられたＮ 型拡散層４から一方の電
極上地り出し、さらにＮ型エピタキシャル層２を他の部
分から分離するＰ型分離拡散層３．３？ｆ−設け、その
一つから他方の電極を取り出している〇このチップサイ
ズを小さくするため、通常ダミーホトダイオードＤ２に
は、接合容量素子が使用されていた。第６図（ａｔは接
合容４に素子の一例の平面図であジ、同図（ｂ）はその
中央部付近の要部の断面図である。図に示されるように
Ｐ型半導体基板１の表面にＮ＋＋埋込拡散層５を設け、
その上にＮ型エピタキシャル層２を成長させる。次にそ
の一部ｉＰ型分離拡散層３で包囲し、その内側に戸型拡
散層７全形成し、それに重なるようにＮ＋型型数散層４
′形成しである。
（発明が解決しようとする課題）
前述のような第５図に示されるホトダイオードと、これ
と同じ容量の第６図に示されるようなダミーホトダイオ
ードを使用した場合、電源ラインのノイズに対する耐性
は、十分なレベルには達しなかった。この原因を調査し
た所、これは、ホトダイオードとダミーホトダイオード
のそれぞれの直列抵抗の抵抗値の相違により、それぞれ
の周波数特性が異なっているため、差動回路の対称性が
くずれたためである。この状態を第７図に示す。
と同じ容量の第６図に示されるようなダミーホトダイオ
ードを使用した場合、電源ラインのノイズに対する耐性
は、十分なレベルには達しなかった。この原因を調査し
た所、これは、ホトダイオードとダミーホトダイオード
のそれぞれの直列抵抗の抵抗値の相違により、それぞれ
の周波数特性が異なっているため、差動回路の対称性が
くずれたためである。この状態を第７図に示す。
火線ｄ１は、ホトダイオードＤ１の特性曲線であって、
その直列抵抗は約２にΩである。火線ｄ２は、ダミーホ
トダイオードＤ２の特性曲線であって、その直列抵抗は
約２０００である。火線ｄ１とｄ２は、周波数が高くな
るに従って、容量値が大きく相違している。一方、低周
波では殆んど一致している。
その直列抵抗は約２にΩである。火線ｄ２は、ダミーホ
トダイオードＤ２の特性曲線であって、その直列抵抗は
約２０００である。火線ｄ１とｄ２は、周波数が高くな
るに従って、容量値が大きく相違している。一方、低周
波では殆んど一致している。
不発明は、ホトダイオードとダミーホトダイオードとの
周波数特性上一致させることにエリ、差動回路の対称性
全改善し、電源ラインのノイズに対して十分なレベルに
、耐ノイズ性を向上させることを目的としている。
周波数特性上一致させることにエリ、差動回路の対称性
全改善し、電源ラインのノイズに対して十分なレベルに
、耐ノイズ性を向上させることを目的としている。
（課題全解決する之めの手段）
ダミーホトダイオードの高周波特性を低下させることに
よっても、ホトダイオードの高周波特性と一致させるこ
とができるが、プロセスのばらつｌ考えると安定性に欠
ける。従ってホトダイオードの直列抵抗を減少させるこ
とにより、高周波における高周波特性を向上させる手段
を講じてダミーホトダイオードの高周波特性と一致させ
ることにより、低周波から高周波にわたり全体の周波数
特性を一致させることができる。然しなから。
よっても、ホトダイオードの高周波特性と一致させるこ
とができるが、プロセスのばらつｌ考えると安定性に欠
ける。従ってホトダイオードの直列抵抗を減少させるこ
とにより、高周波における高周波特性を向上させる手段
を講じてダミーホトダイオードの高周波特性と一致させ
ることにより、低周波から高周波にわたり全体の周波数
特性を一致させることができる。然しなから。
用途によっては、ダミーホトダイオードの高周波特性を
低下させてもよい。
低下させてもよい。
（作用）
ホトダイオードとダミーホトダイオードの周波数特性が
一致するから、差動回路の対称性が高周波帯域において
も損われることがない。
一致するから、差動回路の対称性が高周波帯域において
も損われることがない。
（実施例〕
ホトダイオードの直列抵抗全減少させるには、これを構
成する材料の抵抗値を低下させるか、電極全複数の個所
から取り出し、直列抵抗金並列抵抗とするか、又はこれ
らを併用することによって、減少させることができる。
成する材料の抵抗値を低下させるか、電極全複数の個所
から取り出し、直列抵抗金並列抵抗とするか、又はこれ
らを併用することによって、減少させることができる。
第１図（ａ）は１本発明の一実施例の平面図、同図側は
その略断面図である。Ｐ型半導体基板１の一方の面には
、格子状のＮ＋＋埋込拡散層５會設け、その上にエピタ
キシャル層２を成長させ、Ｐ型分離拡散層３によＶホト
ダイオードの周囲を取巻いている。これは一方の電極と
なる。筐た、Ｎ＋＋埋込拡散層５から表面に達するＮ＋
型型数散層８形成し他方の電極とする。同図（ａ）は、
同図（ｂ）のＰ型分離拡散層３で包囲されている部分の
みを示している。この構成により、ホトダイオードの直
列抵抗は２００Ω程度に低減され、ホトダイオードの容
量の周波数特性は、ダミーホトダイオードと同様に、高
周波の部分１で向上する。
その略断面図である。Ｐ型半導体基板１の一方の面には
、格子状のＮ＋＋埋込拡散層５會設け、その上にエピタ
キシャル層２を成長させ、Ｐ型分離拡散層３によＶホト
ダイオードの周囲を取巻いている。これは一方の電極と
なる。筐た、Ｎ＋＋埋込拡散層５から表面に達するＮ＋
型型数散層８形成し他方の電極とする。同図（ａ）は、
同図（ｂ）のＰ型分離拡散層３で包囲されている部分の
みを示している。この構成により、ホトダイオードの直
列抵抗は２００Ω程度に低減され、ホトダイオードの容
量の周波数特性は、ダミーホトダイオードと同様に、高
周波の部分１で向上する。
前述のＮ 型埋込拡散層５及びＮ 型拡散層８は、エピ
タキシャル層２の直列抵抗を減少させるもので、その配
列には、その他の配列もあり得る。
タキシャル層２の直列抵抗を減少させるもので、その配
列には、その他の配列もあり得る。
その場合、直列抵抗がＩＫΩ程度以下であれば、電源ラ
インノイズ耐性が実用上問題のないレベルにできること
が判明している。従って、この範囲でホトダイオードの
構造も各種の構成とすることができる。
インノイズ耐性が実用上問題のないレベルにできること
が判明している。従って、この範囲でホトダイオードの
構造も各種の構成とすることができる。
第２図は、本実施例と従来例との特性の比較を示すもの
で、実線Ａは本実施例のものであり、実線Ｂは従来例の
ものである。縦軸は、出力の誤動作を生ずるノイズレベ
ルを示し、横軸は周波数を示す。図から明らかなように
、従来例では、容量のバランスが取れないことにより、
１００ＫＨｚ前後から誤動作し易くなっていたが、本実
施例では、誤動作ノイズレベルの変化は小さい。所で、
実線人、Ｂ共にＩＭＨｚｋ超えた部分で誤動作ノイズレ
ベルが上昇しているのは、増幅器の応答が追随できなく
なるためである。
で、実線Ａは本実施例のものであり、実線Ｂは従来例の
ものである。縦軸は、出力の誤動作を生ずるノイズレベ
ルを示し、横軸は周波数を示す。図から明らかなように
、従来例では、容量のバランスが取れないことにより、
１００ＫＨｚ前後から誤動作し易くなっていたが、本実
施例では、誤動作ノイズレベルの変化は小さい。所で、
実線人、Ｂ共にＩＭＨｚｋ超えた部分で誤動作ノイズレ
ベルが上昇しているのは、増幅器の応答が追随できなく
なるためである。
なお、本実施例では、Ｎ 型埋込拡散層５を格子状に設
けたが、これは、その面積を大きくすると、ホトダイオ
ード容量値が大きくなり、それに伴なってダミーホトダ
イオードの容量値を上げる必要が生ずる。すなわち、ダ
ミーホトダイオードの面積を大きくし、チップサイズの
増大につながるからである。用途により、チップサイズ
への影響が小さければ、Ｎ＋＋埋込拡散層５は、ホトダ
イオード部のエピタキシャル層２の下部全面に設けるこ
ともできる。
けたが、これは、その面積を大きくすると、ホトダイオ
ード容量値が大きくなり、それに伴なってダミーホトダ
イオードの容量値を上げる必要が生ずる。すなわち、ダ
ミーホトダイオードの面積を大きくし、チップサイズの
増大につながるからである。用途により、チップサイズ
への影響が小さければ、Ｎ＋＋埋込拡散層５は、ホトダ
イオード部のエピタキシャル層２の下部全面に設けるこ
ともできる。
第３図（ａ）は、本発明の他の実施例の平面図、同図（
ｂ）はその略断面図である。第３図の素子は、接合容量
型の素子であって、ｒ型半導体基板１の表面にＮ＋＋埋
込拡散層５を設け、その上にＮ型エピタキシャル層２全
成長させる。次にＰ型分離拡散層３で包囲された部分の
一部にＰ＋型拡散層７を投け、それに重なるように複数
のＮ＋型型数散層４４・・・を投けである。同図（ａ）
は同図（ｂ）のＰ型分離拡散層３で包囲され九部分のみ
を示している。
ｂ）はその略断面図である。第３図の素子は、接合容量
型の素子であって、ｒ型半導体基板１の表面にＮ＋＋埋
込拡散層５を設け、その上にＮ型エピタキシャル層２全
成長させる。次にＰ型分離拡散層３で包囲された部分の
一部にＰ＋型拡散層７を投け、それに重なるように複数
のＮ＋型型数散層４４・・・を投けである。同図（ａ）
は同図（ｂ）のＰ型分離拡散層３で包囲され九部分のみ
を示している。
従来の接合容量型の素子は、Ｎ 型拡散層４が、例えば
第６図（ａ） 、 （ｂ）に示されるように連続してい
たから、Ｎ 型拡散層４直下のＰ 型拡散層７の部分の
抵抗値が大きく、容量値は高周波側で低下していた。本
実施例では、Ｎ＋型型数散層４分割し、その間隙金利用
してＰ＋型拡散層７の電極の取出口を複数個設けである
。この構成によれば、直列抵抗が減少し、容量値の周波
数特性の低下が改良され、第１図の実施例と同様に、電
源ラインのノイズに対する耐性全向上できる。
第６図（ａ） 、 （ｂ）に示されるように連続してい
たから、Ｎ 型拡散層４直下のＰ 型拡散層７の部分の
抵抗値が大きく、容量値は高周波側で低下していた。本
実施例では、Ｎ＋型型数散層４分割し、その間隙金利用
してＰ＋型拡散層７の電極の取出口を複数個設けである
。この構成によれば、直列抵抗が減少し、容量値の周波
数特性の低下が改良され、第１図の実施例と同様に、電
源ラインのノイズに対する耐性全向上できる。
なおダミーホトダイオードの直列抵抗全増加させる場合
は、材料を変更するか、又はこれに抵抗を接続する等の
手段により容易に調節できる。
は、材料を変更するか、又はこれに抵抗を接続する等の
手段により容易に調節できる。
（発明の効果）
本発明によれば、差動増幅器の回路の高周波における対
称性全改善できるので、電源ラインノイズに対する耐性
の高い集積回路を提供することができる。実施例では回
路内蔵受光素子について説明したが、一般の半導体回路
においても、一対の素子の一方の高周波特性全改善する
場合に応用できる。
称性全改善できるので、電源ラインノイズに対する耐性
の高い集積回路を提供することができる。実施例では回
路内蔵受光素子について説明したが、一般の半導体回路
においても、一対の素子の一方の高周波特性全改善する
場合に応用できる。
第１図（ａ）は本発明の一実施例の平面図、同図（ｂ）
はその略断面図、第２図は本発明の一実施例と従来例と
の出力誤動作レベルと周波数との関係を示すグラフ、第
３図（ｊＬ）は本発明の他の実施例の平面図、同図（ｂ
）はその略断面図、第４図は差動増幅器の一例の回路図
、第５図はホトダイオードの略断面図、第６図（ａ）は
接合容量素子の一例の平面図、同図（ｂ）はその略断面
図、ＷＪ７図は従来の例におけるホトダイオードとダミ
ーホトダイオードとの特性の比較を示すグラフである。 １・・・Ｐ型半導体基板、 ２・・・Ｎ型エピタキシ
ャルノ飢３・・・Ｐ型分離拡散層、 ４・・・Ｎ＋型拡
散増、５・・・Ｎ 型埋込拡散層、６・・・Ｐ型拡散層
、７・・・Ｐ 型拡散層、
はその略断面図、第２図は本発明の一実施例と従来例と
の出力誤動作レベルと周波数との関係を示すグラフ、第
３図（ｊＬ）は本発明の他の実施例の平面図、同図（ｂ
）はその略断面図、第４図は差動増幅器の一例の回路図
、第５図はホトダイオードの略断面図、第６図（ａ）は
接合容量素子の一例の平面図、同図（ｂ）はその略断面
図、ＷＪ７図は従来の例におけるホトダイオードとダミ
ーホトダイオードとの特性の比較を示すグラフである。 １・・・Ｐ型半導体基板、 ２・・・Ｎ型エピタキシ
ャルノ飢３・・・Ｐ型分離拡散層、 ４・・・Ｎ＋型拡
散増、５・・・Ｎ 型埋込拡散層、６・・・Ｐ型拡散層
、７・・・Ｐ 型拡散層、
Claims (1)
- １、ある回路素子を有する回路と、前記の回路素子のダ
ミー素子を有する回路とよりなる差動増幅器において、
いずれかの素子に直列抵抗を加減する手段を施したこと
を特徴とする差動増幅器
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329592A JPH0828527B2 (ja) | 1988-12-26 | 1988-12-26 | 回路内蔵受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329592A JPH0828527B2 (ja) | 1988-12-26 | 1988-12-26 | 回路内蔵受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02174154A true JPH02174154A (ja) | 1990-07-05 |
| JPH0828527B2 JPH0828527B2 (ja) | 1996-03-21 |
Family
ID=18223072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329592A Expired - Lifetime JPH0828527B2 (ja) | 1988-12-26 | 1988-12-26 | 回路内蔵受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828527B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163977A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | フォトカプラ |
| JP2013038161A (ja) * | 2011-08-05 | 2013-02-21 | Toshiba Corp | 光結合装置 |
| JP2017152776A (ja) * | 2016-02-22 | 2017-08-31 | 技術研究組合光電子融合基盤技術研究所 | 光受信回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245889A (en) * | 1975-10-08 | 1977-04-11 | Matsushita Electric Ind Co Ltd | Photoelectric onversion circuit |
-
1988
- 1988-12-26 JP JP63329592A patent/JPH0828527B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245889A (en) * | 1975-10-08 | 1977-04-11 | Matsushita Electric Ind Co Ltd | Photoelectric onversion circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163977A (ja) * | 1992-11-18 | 1994-06-10 | Nec Corp | フォトカプラ |
| JP2013038161A (ja) * | 2011-08-05 | 2013-02-21 | Toshiba Corp | 光結合装置 |
| JP2017152776A (ja) * | 2016-02-22 | 2017-08-31 | 技術研究組合光電子融合基盤技術研究所 | 光受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828527B2 (ja) | 1996-03-21 |
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