JPH0216479A - レーダ目標検出回路 - Google Patents
レーダ目標検出回路Info
- Publication number
- JPH0216479A JPH0216479A JP63166440A JP16644088A JPH0216479A JP H0216479 A JPH0216479 A JP H0216479A JP 63166440 A JP63166440 A JP 63166440A JP 16644088 A JP16644088 A JP 16644088A JP H0216479 A JPH0216479 A JP H0216479A
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- JP
- Japan
- Prior art keywords
- cfar
- coefficient
- cfar coefficient
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- 238000013139 quantization Methods 0.000 claims description 12
- 238000009434 installation Methods 0.000 abstract description 2
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- 238000000034 method Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 1
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明はレーダ装置の目標検出を行うレーダ目標検出
回路に関するものである。
回路に関するものである。
第５図は従来のレーダ目標検出回路を示すブロック図で
あり、図において、１はｃｐＡＲ量子化回路、２はＣＦ
ＡＲ量子化回路１の出力であるヒツト数を計数し、ＣＦ
ＡＲ係数の更新を行うマイクロコンピュータ、５ａ、５
ｂはビデオ出力を遅延させるためのシフトレジスタ、６
ａ、６ｂはそれぞれシフトレジスタ５ａ、５ｂのＮビッ
ト分の出力の平均値、即ちビデオレベルの平均値を求め
るための平均値算出回路、７ａはテストセルの前後のビ
デオレベルの平均値から大きい方を選択する大選択回路
、８は選択されたビデオレベルの平均値とＣＦＡＲ係数
とを乗算する乗算回路、７ｂは乗算回路８の出力とＣＦ
ＡＲ下限値から大きい方を選択する大選択回路、９は大
選択回路７ｂの出力とテストセルのビデオレベルとを比
較し、ビデオレベルの方が大きければヒツトとして出力
す比較回路、１０はＣＰＵ、１１はＲＡＭである。
あり、図において、１はｃｐＡＲ量子化回路、２はＣＦ
ＡＲ量子化回路１の出力であるヒツト数を計数し、ＣＦ
ＡＲ係数の更新を行うマイクロコンピュータ、５ａ、５
ｂはビデオ出力を遅延させるためのシフトレジスタ、６
ａ、６ｂはそれぞれシフトレジスタ５ａ、５ｂのＮビッ
ト分の出力の平均値、即ちビデオレベルの平均値を求め
るための平均値算出回路、７ａはテストセルの前後のビ
デオレベルの平均値から大きい方を選択する大選択回路
、８は選択されたビデオレベルの平均値とＣＦＡＲ係数
とを乗算する乗算回路、７ｂは乗算回路８の出力とＣＦ
ＡＲ下限値から大きい方を選択する大選択回路、９は大
選択回路７ｂの出力とテストセルのビデオレベルとを比
較し、ビデオレベルの方が大きければヒツトとして出力
す比較回路、１０はＣＰＵ、１１はＲＡＭである。
次にＣＦＡＲ量子化回路１の動作について説明する。
デジタル化されたビデオを順次シストレジスタ５ａ、５
ｂに入力し、平均値算出回路６ａ、６ｂによりテストセ
ルの前後Ｎレンジセルのそれぞれのビデオレベルの平均
値を算出する。このビデオレベルの平均値の大きい方を
大選択回路７ａで選択し、これを乗算器８でＣＦＡＲ係
数倍して量子化スレッショルドとする。この量子化スレ
ッショルドとＣＦＡＲの下限値の大きい方を大選択回路
７ｂで選択し、この大選択回路７ｂの出力とテストセル
のビデオレベルとを比較回路９で比較し、ビデオレベル
の方が大きければヒツトとして出力する。
ｂに入力し、平均値算出回路６ａ、６ｂによりテストセ
ルの前後Ｎレンジセルのそれぞれのビデオレベルの平均
値を算出する。このビデオレベルの平均値の大きい方を
大選択回路７ａで選択し、これを乗算器８でＣＦＡＲ係
数倍して量子化スレッショルドとする。この量子化スレ
ッショルドとＣＦＡＲの下限値の大きい方を大選択回路
７ｂで選択し、この大選択回路７ｂの出力とテストセル
のビデオレベルとを比較回路９で比較し、ビデオレベル
の方が大きければヒツトとして出力する。
次にマイクロコンピュータ２の動作を第６図のフローチ
ャートに基づいて説明する。
ャートに基づいて説明する。
マイクロコンピュータ２のＣＰＵｌ０で、ＣＦＡＲ量子
化回路１の出力であるヒツトは計数され、単位エリア当
たりの検出確率が算出される。そしてこの検出確率の前
スキャンにおける単位エリアの検出確率の重みづけ平均
を行い、その結果、検出確率が規定範囲内に入っていれ
ばヒツトの検出数は適当であるとみなし、ＣＦＡＲ係数
の更新は行わない。検出確率が規定範囲よりも大きけれ
ばヒツトの検出数が多すぎるとみなしてＣＦＡＲ係数を
１ステップ大きくし、ヒントの検出を押さえる。ここで
、電源のＯＮ時には各単位エリア−律にＣＦＡＲ係数の
初期値としては最大値（又は、最小値）が設定され、ス
キャン毎に上記のＣＦＡＲ係数更新手続きを行い、ｌス
テップづつＣＦＡＲ係数を小さく （大きく）シていき
、最適値に近付けていく。
化回路１の出力であるヒツトは計数され、単位エリア当
たりの検出確率が算出される。そしてこの検出確率の前
スキャンにおける単位エリアの検出確率の重みづけ平均
を行い、その結果、検出確率が規定範囲内に入っていれ
ばヒツトの検出数は適当であるとみなし、ＣＦＡＲ係数
の更新は行わない。検出確率が規定範囲よりも大きけれ
ばヒツトの検出数が多すぎるとみなしてＣＦＡＲ係数を
１ステップ大きくし、ヒントの検出を押さえる。ここで
、電源のＯＮ時には各単位エリア−律にＣＦＡＲ係数の
初期値としては最大値（又は、最小値）が設定され、ス
キャン毎に上記のＣＦＡＲ係数更新手続きを行い、ｌス
テップづつＣＦＡＲ係数を小さく （大きく）シていき
、最適値に近付けていく。
従来のレーダ目標検出回路は以上のように構成されてい
るので、電源ＯＮ時にＣＦＡＲ係数が最大値（又は最小
値）から最適値に落ち着くまでに長時間を要するという
問題点があった。
るので、電源ＯＮ時にＣＦＡＲ係数が最大値（又は最小
値）から最適値に落ち着くまでに長時間を要するという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電源ＯＮ時に最短時間でＣＦＡＲ係数が落ち
着くようなレーダ目標検出回路を提供することを目的と
する。
たもので、電源ＯＮ時に最短時間でＣＦＡＲ係数が落ち
着くようなレーダ目標検出回路を提供することを目的と
する。
この発明に係るレーダ目標検出回路は、ＣＦＡＲ係数の
初期値を保持するＣＦＡＲ係数保持用のメモリを設け、
電源ＯＮ時のＣＦＡＲ係数の最適値に近い初期値を基準
としてＣＦＡＲ係数の更新を行うようにしたものである
。
初期値を保持するＣＦＡＲ係数保持用のメモリを設け、
電源ＯＮ時のＣＦＡＲ係数の最適値に近い初期値を基準
としてＣＦＡＲ係数の更新を行うようにしたものである
。
この発明においては、電源ＯＮ時にはＣＦＡＲ係数初期
保持用メモリから最適値に近いＣＦＡＲ係数を初期値と
してマイクロコンピュータにロードし、それをベースと
してスキャン毎にＣＦＡＲ係数の更新を行うようにした
ので、電源ＯＮ時に短時間でＣＦＡＲ係数が最適値に落
ち着くようになる。
保持用メモリから最適値に近いＣＦＡＲ係数を初期値と
してマイクロコンピュータにロードし、それをベースと
してスキャン毎にＣＦＡＲ係数の更新を行うようにした
ので、電源ＯＮ時に短時間でＣＦＡＲ係数が最適値に落
ち着くようになる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例によるレーダ目標検出回路を
示すブロック図であり、図において、第５図と同一符号
は同一部分を示し、３はＣＦＡＲ係数の初期値を保持し
ておくためのメモリとして用いるＲＯＭである。
示すブロック図であり、図において、第５図と同一符号
は同一部分を示し、３はＣＦＡＲ係数の初期値を保持し
ておくためのメモリとして用いるＲＯＭである。
次に動作を第２図のフーロチャートに基づいて説明する
。
。
上記のように構成されたレーダ目標検出回路においては
、電源ＯＮ時にＣＦＡＲ係数初期値保持用メモリである
ＲＯＭ３に保持されている最適値に近いＣＦＡＲ係数が
ＲＡＭにロードされ、そのＣＦＡＲ係数をスタートとし
て以後従来技術と同様の方法でＣＦＡＲ係数の更新処理
を行う。この最適値に近いＣＦＡＲ係数はレーダ設置環
境下においてデータを採取し、決定したものである。
、電源ＯＮ時にＣＦＡＲ係数初期値保持用メモリである
ＲＯＭ３に保持されている最適値に近いＣＦＡＲ係数が
ＲＡＭにロードされ、そのＣＦＡＲ係数をスタートとし
て以後従来技術と同様の方法でＣＦＡＲ係数の更新処理
を行う。この最適値に近いＣＦＡＲ係数はレーダ設置環
境下においてデータを採取し、決定したものである。
なお、ＣＦＡＲ量子化回路１の動作は従来のものと同様
である このような上記実施例によれば、最適値に近いＣＦＡＲ
係数からＣＦＡＲ係数更新処理を行うことができるので
、電源をＯＮしてからＣＦＡＲ係数が最適値に落ち着く
までの時間を短縮することができる。
である このような上記実施例によれば、最適値に近いＣＦＡＲ
係数からＣＦＡＲ係数更新処理を行うことができるので
、電源をＯＮしてからＣＦＡＲ係数が最適値に落ち着く
までの時間を短縮することができる。
また、上記実施例では最適値に近いＣＦＡＲ係数をデー
タを採取することによって決定し、ＲＯＭ３に書き込ん
でおくようにしたが、本発明はＣＦＡＲ係数初期値保持
用メモリ３としてＥＥＦＲＯＭを使用してよい、以下、
第３図に本発明の他の実施例としてＣＦＡＲ係数初期値
保持用メモリにＥＥＰＲＯＭ４を使用した場合の構成図
を、また第４図に第３図の装置の動作を説明するための
フローチャート図を示す。
タを採取することによって決定し、ＲＯＭ３に書き込ん
でおくようにしたが、本発明はＣＦＡＲ係数初期値保持
用メモリ３としてＥＥＦＲＯＭを使用してよい、以下、
第３図に本発明の他の実施例としてＣＦＡＲ係数初期値
保持用メモリにＥＥＰＲＯＭ４を使用した場合の構成図
を、また第４図に第３図の装置の動作を説明するための
フローチャート図を示す。
レーダ運用中の最適なＣＦＡＲ係数を常にＥＥＰＲＯＭ
４にストアしておき、電源のＯＦＦの後、電源がＯＮと
なった場合には電ｔＸＯＦＦ前のＣＦＡＲ係数をＥＥＰ
ＲＯＭ４からＲＡＭＩＩにロードして処理がｍ続される
。
４にストアしておき、電源のＯＦＦの後、電源がＯＮと
なった場合には電ｔＸＯＦＦ前のＣＦＡＲ係数をＥＥＰ
ＲＯＭ４からＲＡＭＩＩにロードして処理がｍ続される
。
このような本実施例においても上記実施例と同様に、電
源をＯＮＬでから短時間でＣＦＡＲ係数を落ち着かせる
ことができる。
源をＯＮＬでから短時間でＣＦＡＲ係数を落ち着かせる
ことができる。
以上のようにこの発明によれば、ＣＦＡＲ係数の初期値
を保持するＣＦＡＲ係数保持用のメモリとしてＲＯＭや
ＥＥＰＲＯＭを設け、最適値に近いＣＦＡＲ係数からＣ
ＦＡＲ係数更新処理を行うようにしたので、電源をＯＮ
してからＣＦＡＲ係数が最適値に落ち着くまでに要する
時間を大幅に短縮できる効果がある。
を保持するＣＦＡＲ係数保持用のメモリとしてＲＯＭや
ＥＥＰＲＯＭを設け、最適値に近いＣＦＡＲ係数からＣ
ＦＡＲ係数更新処理を行うようにしたので、電源をＯＮ
してからＣＦＡＲ係数が最適値に落ち着くまでに要する
時間を大幅に短縮できる効果がある。
第１図は本発明の一実施例によるレーダ目標検出回路を
示す図、第２図は第１図の回路の動作を説明するための
フローチャート図、第３図は本発明の他の実施例による
レーダ目標検出回路を示す図、第４図は第３図の回路の
動作を説明するためのフローチャート図、第５図は従来
のレーダ目標検出回路を示す図、第６図は第５図の回路
の動作を説明するためのフローチャート図である。 図において、１はＣＦＡＰ量子化回路、２はマイクロコ
ンピュータ、３はＣＦＡＲ係数初期値保持用メモリであ
るＲＯＭ、４はＣＦＡＲ係数初期値保持用メモリである
ＥＥＰＲＯＭ、５ａ、５ｂはシフトレジスタ、５ａ、５
ｂは平均値算出回路、７ａ、７ｂは大選択回路、８は乗
算回路、９は比較回路、１０はＣＰＵ、１１はＲＡＭで
ある。 なお図中同一符号は同−又は相当部分を示す。
示す図、第２図は第１図の回路の動作を説明するための
フローチャート図、第３図は本発明の他の実施例による
レーダ目標検出回路を示す図、第４図は第３図の回路の
動作を説明するためのフローチャート図、第５図は従来
のレーダ目標検出回路を示す図、第６図は第５図の回路
の動作を説明するためのフローチャート図である。 図において、１はＣＦＡＰ量子化回路、２はマイクロコ
ンピュータ、３はＣＦＡＲ係数初期値保持用メモリであ
るＲＯＭ、４はＣＦＡＲ係数初期値保持用メモリである
ＥＥＰＲＯＭ、５ａ、５ｂはシフトレジスタ、５ａ、５
ｂは平均値算出回路、７ａ、７ｂは大選択回路、８は乗
算回路、９は比較回路、１０はＣＰＵ、１１はＲＡＭで
ある。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ビデオのＣＦＡＲ量子化を行うＣＦＡＲ量子化回
路と、 上記ＣＦＡＲ係数の初期値を保持するＣＦＡＲ係数初期
値保持用メモリと、 上記ＣＦＡＲ量子化回路の出力であるヒットの数を計数
し、該ＣＦＡＲ係数初期値保持用メモリから出力される
値を初期値として上記ＣＦＡＲ係数の更新を行うマイク
ロコンピュータとを備えたことを特徴とするレーダ目標
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166440A JPH0216479A (ja) | 1988-07-04 | 1988-07-04 | レーダ目標検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166440A JPH0216479A (ja) | 1988-07-04 | 1988-07-04 | レーダ目標検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216479A true JPH0216479A (ja) | 1990-01-19 |
Family
ID=15831443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63166440A Pending JPH0216479A (ja) | 1988-07-04 | 1988-07-04 | レーダ目標検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216479A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127078A (ja) * | 1990-09-18 | 1992-04-28 | Fujitsu Ltd | レーダ受信機 |
| JPH06242221A (ja) * | 1993-01-29 | 1994-09-02 | Samsung Electron Co Ltd | レーダシステムのビデオ信号処理装置 |
| JPH0755916A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | フェーズドアレイレーダ |
| US7187522B2 (en) | 2002-10-30 | 2007-03-06 | Fuji Photo Film Co., Ltd. | Tape cassette |
-
1988
- 1988-07-04 JP JP63166440A patent/JPH0216479A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127078A (ja) * | 1990-09-18 | 1992-04-28 | Fujitsu Ltd | レーダ受信機 |
| JPH06242221A (ja) * | 1993-01-29 | 1994-09-02 | Samsung Electron Co Ltd | レーダシステムのビデオ信号処理装置 |
| JPH0755916A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | フェーズドアレイレーダ |
| US7187522B2 (en) | 2002-10-30 | 2007-03-06 | Fuji Photo Film Co., Ltd. | Tape cassette |
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