JPH02150140A - 非同期高速パケツト・スイツチングのためのラベル・スイツチング及び制御インタフエース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル信号伝送システム、更に特定する
に、非同期高速パケット・スイッチングのためのラベル
・スイッチング及び制御インタフェースに関する。

科学的及び技術的文献において周知のように、ラベル−
アドレス指定スイッチング技術と呼ばれそして対応する
多重及び非同期伝送技術に関連している新しい非同期高
速パケット・スイッチング技術は、従来での同期式ディ
ジタル・スイッチング及び伝送技術に比べて多くの利点
を有する。非同期転送モードは、考慮されているサービ
スの型式及びレートに無関係で、処理されるべきトラフ
ィックつまり往来の平均に近い値に基づいたスイッチン
グ装置及び伝送手段の寸法ぎめを可能にする。もしも要
請されるならば、加入者により発生される情報はディジ
タル形態において符号化され、その後、その長さが大体
において決定されそして各パケットにそれが属する呼出
しを示すラベルが与えられているパケットへとグループ
化される。

従来のパケット・スイッチングで生じるものと異なって
、その呼出しは特定の回路又はフレーム内での特定の時
間間隔の各セグメント上に割当てられないが、各種セル
に関するパケットは、それらが唯一の通路上で前記非同
期マルチプレクスを利用できるように進められる。クロ
ック周波数に依存したそれ自体の帯域幅を持つこの通路
上において、各呼出しは有用なデータを含むパケットの
みを進め、その後、各瞬間において、それが必要とする
帯域のみを占有し、これは非常に自然で且つ効果的な統
計学的多重化を可能にする。従って、被呼者としての加
入者に対する発呼加入者による呼出しのスイッチングは
、各結節において、マルチプレクスのスイッチングと、
そのマルチプレラス上におけるラベルスイッチングとか
ら成っている。

伝送手段の技術的改良は、ＨＤ　Ｌ　Ｃプロトコルチエ
ツクがセグメントごとに回避されるのを可能にすると共
に、それらが２つの接続端に制限されるのを可能にする
。これは、各結節におけるスイッチング動作が過度な遅
延を導入しないように実行されるという条件の下で、そ
のシステム性能を大きく改善する。

今日一般に受け入れられている技術によると、こうした
システムで使用される特定のパケットは“セル”と呼ば
れている。

こうした技術に関する現在での状態は、すべての接続ト
ランクに関して常に同じレベルを使用して、すなわち、
その後者を、その呼出しにより含まれるが、ラベル割当
て問題を生じさせる各トランク、特に、その結節が複雑
なメツシュによって接続されそしてその発呼者及び被呼
者を識別するためのパラメータを含む非常に大きなラベ
ルを必要とし、また、長いラベルは、それらのハードウ
ェアを一時複雑にする一方、ソフトウェア処理が受け入
れ難い時間的損失を発生すること、更に、長いセルは、
非同期式スイチングに適する型式の回路網である多くの
自己経路指示スイッチング回路網の性能を悪化させると
いう２つの不都合を持つ過度な回路網帯域損を避けるた
めρ長いセルを必要とする回路網を示す仮想の呼出しを
考慮して、ラベル・スイッチングを断念する多くの経験
的履行を含んでいる。

他の実施例において、ラベル・スイッチングは、スイッ
チング結節に到着するマルチプレクスの各々に対して、
各セルに基づいて中央処理装置によって実行され、そし
て、接続されるマルチプレクサのレートすなわち管理さ
れる当代の仮想セルの数を太き（制限する。更に、マル
チプレクスは同種のもの、つまり、すべてが同じ帯域を
持ち、それらの各々が接続回路網の入力に接続されるも
のである。これは、その徐々な成長に関してのみならず
また、正しい且つ効果的なマルチプレクス利用に関して
、システムの融通性を大きく低下させる。実際問題とし
て、もしもマルチプレクスが広帯域セルでもっての合理
的な統計学的占有を許容するように寸法取りされるなら
ば、その呼出しが要請する大きな帯域差のために、その
寸法は、合理的なトラフィック百分率によるその占有が
管理の困難な多くの呼出しを意味するので、狭い帯域の
呼出しに対して過度になることがある。従って異なる帯
域の呼出しについての十分な混合は常に可能でなくしか
も好都合でない。

現在のシステムで、１つの点から複数の点のいづれかへ
の接続は樹立されないので、それらは、かかる型式のト
ラフィックが全トラフィックに関して低いと見られてさ
え又はそれらが特殊な多点スイッチング装置に向う経路
指示を必要としてさえ、その接続回路網を倍増させる特
殊な複製回路網を必要とする。

現在の履行において、そのモジュール性の程度はかなり
低く、各マルチプレクスは、そのマルチプレクスのみを
受信する接続回路網の終端に接続されている。従って、
新しいマルチプレクスの付加は、そのマルチプレクスが
高いレートにあるときのみ、換言するに、スイッチング
回路網入力におけるトラフィック集中を実行する多重レ
ベルが存在しないときにのみ、適切に利用される接続回
路網の拡張を意味する。

前述の不都合は、適当な制御ユニ１ツトによって制御さ
れるセットとしてのラベル・スイッチング及びセル処理
ユニットからなる本発明により与えられる非同期高速パ
ケット・スイッチングのためのラベル・スイッチング及
び制御インタフェースによって克服され、前述のユニッ
トは接続樹立／釈放においてのみ制御プロセッサの介入
を要請するマイクロプログラム・ロジックのおかげで各
多重レベルにおいて実時間で動作する。前記ユニットは
、前記技術の利点を好都合に開発するのに必要な流れ制
御アルゴリズムの低いレベルを実施する。そのラベルは
その呼出しに対して局部的にのみ割当てられる仮想回路
を示し、かくして、非常に広範なラベルの必要性を無効
にし、特定のラベルを使用する接続を特徴づけているパ
ラメータはそのユニット自体に記憶される。各ユニット
はその結節入力マルチプレクサ上での接続を特徴的に表
わしているラベルを切換え、以って、それは、出力マル
チプレクサ上で特徴づけられ、そしてその同じ時刻に、
各セルに、その自己経路指示回路網で実行される多重ス
イッチングを切換えるのに必要な情報を関連づけ、セン
トでの各ユニットによって処理されるセルは、非同期方
式において統計的に多重化され、そして接続回路網終端
へと送られる。かかる終端は互いに異なる周波数におけ
る一時の非同期式マルチプレクスとして作用する。

更に特定するに、各ラベル・スイッチングユニットはそ
れ自体の動作周波数を持たないが、それが接続されてい
る非同期式マルチプレクスのものを自動的に取り上げる
ことに注意されたい。独立していてしかも異なる周波数
の非同期式マルチプレクスを持つ可能性は非常に異なる
帯域のトラフィックでもっての多重占有の最適化を可能
にする一方、そのユニットはそれらが接続される多重帯
域におけるダイナミックな変動を支持する。同じ接続回
路網を通し且つデータセルと同じ型式のセルでもって、
各制御及びラベル・スイッチング・インタフェースを制
御するプロセッサは各インタフェースのプロセッサと連
通でき、ここから、結節の全体的制御マルチプロセッサ
を履行することは、インタフェース制御プロセッサに基
ぜいて、自然でしかも効果的な方法において可能である
。

更に、各ユニットは各呼出しのセルを多（の回数複製し
、いづれかの呼出しの瞬間にそのユニット自体へと連通
される適当なスイッチング情報を各対に供給する可能性
を持つので、多点接続に対するスイッチング・システム
は拡張されることがない。

ラベル・スイッチング及び制御インタフェースにおける
セル処理ユニットの数は変えることができ、これは良好
なシステム・モジュール性を与える。また、多重化周波
数は、前にも述べたように、異なっていてしかも容易に
変えられるので、回路網を再構成することについて非常
に簡単な方法を提供する。つまり、唯一の拘束は、接続
回路網入力における多重化されたセルの流れ全体が平均
でのそのスイッチング容量を越えてはならないというこ
とである。

特許請求の範囲第１項に規定されているような非同期高
速パケット・スイッチングに対するラベル・スイッチン
グ及び制御インタフェースは本発明によって与えられる
。

本発明による前述の及び他の特徴は、添付図面に非限定
的な例として与えられている好ましき実施例を参照して
の以下の記載から一時明瞭になろう。

第１図の挿入構成において、ラベル・スイッチング及び
制御インク・フェースはＩＣＭとして示され、そしてＮ
ＷＤは自己経路指示接続回路網を示している。

第１図は、各々が固定した長さを持つセルの双方向流れ
を運んでいるｌからＮまでのワイヤ上にある多くの非同
期マルチプレクスと接続されたスイッチング結節を示し
ている。各セルは、仮想の呼出しに対して局部的に割当
てられる仮想回路をマルチプレラス上で示すラベルを具
備している。

特定のラベルを持つセルは、伝送するのに有用なデータ
が相対的呼出しに対しであるときにのみ、そのマルチプ
レラス上にある。ここから、いづれの呼出しにも割当て
られていない仮想回路はセルを放出せず、他のものに対
して利用で、きる伝送可能な帯域を残している。捕えら
れた回路が伝送されるべきデータを持たない間隔はスタ
ッフィング回路と呼ばれる特定の仮想回路に割当てられ
る空のセルでもって詰め込まれる。Ｍ個の各セルは周期
的に放出され、そのラベルはそれを仮想の管理回路に対
して割当てる。同様にして、１つ又はそれ以上のラベル
が同じ数の信号流（仮想の信号回路）に対して割当てら
れる。

同期式マルチプレクスのチャンネルは、その入力におい
て、非同期マルチプレクス成分へとデマルチプレクスさ
れ、その出力において逆に処理されるので、本発明は、
幾つかの非同期マルチプレクスが同期式マルチプレクス
として使用できる事実を拘束するものでない。各非同期
マルチプレクスにおいて、その伝達可能な手段はそのビ
ット及びオクテツト・クロック情報を維持して戻すが、
ディジタル伝送の古典的意味におけるチャンネルは検出
でき象い。

ここでは、そのシステムで使用できるセルのフォーマッ
トが非限定的な例に従って記述される。

それが同一型式のフィールドを含みそして固定した整数
のオクテツトを含むものと仮定すると、如何なる形態で
も使用できる。

セルは３２のオクテツトで形成され、そのうちの初めの
２つはヘッダーを形成し、他の３０は運ばれる情報内容
を形成する。また、ヘッダーは２つの部分に分割され、
１３ビツトからなる第１の部分はセル・ラベルであり、
他方、３ビツトからなる第２の部分はセルを限定するた
めに使用されるラベル保護コードである。かくして、各
非同期マルチプレクサ上では８１９２の仮想回路が検出
される。

非同期マルチプレクスは、前述の様式で履行される前記
セルの中断されたシーケンスによって形成され、送受シ
ステムは、ビット・クロックと、オクテツト同期と、そ
してマルチプレクサにより実行される流れの一部を形成
しないが、その伝送システムにより使用されるサービス
流に属するオクテットを表示するマスキング判定基準と
を供給し、これは周知の伝送技術に従ってな、される。

この発明の目的は、多くの（７つまで）そうした双方向
マルチプレクスと、セル自己経路指示接続回路網、すな
わち、そのセルに含まれているコードに従って入力から
出力へとデータセルを運ぶことのできる接続回路網との
間に置かれ、かかる回路網の各終端にはインタフェース
ＩＣＭが供給される。かかる回路網の例は、例えばデル
タ回路網の一団のような従来技術として周知である。

第２図はこの発明によって与えられるインタフェースの
内部構成を示している。

接続１のワイヤ上にある各非同期式双方向マルチプレク
スは、高速セル処理に対するマイクロプログラム・ロジ
ックであるＴＭＡとして示されたブロックに接続されて
いる。こうしたブロックは７つまでそのインタフェース
にある。それらは、マルチブレクス・スイッチング回路
網の入力バス２に接続されその後、裁定回路ＡＲＢ及び
バス７を介して同一の回路網から出るバス８へ、そして
分配回路ＤＩＳを介して、バス４に通じている。

共通制御ブロックＣＯＮはバス３を通してインタフェー
スの各ブロックＴＭＡに接続され、その同じブロックは
接続５及び同じ裁定回路ＡＲＢを介して接続回路網にア
クセスし、その逆に、その回路網はその同じ分配回路Ｄ
ＩＳ及び接続６を介して制御ブロックＣＯＮにアクセス
する。接続回路網を通して送られる各情報は、如何なる
型式であろうとも、その記述されたフォーマット、つま
り形態のセルへと構成される。

各ブロックＴＭＡは接続１上での入力側へと来るセルの
流れに関して以下の機能を実行する。すなわわち： その流れに属さないマスクされたオクテツトの拒絶； 流れにおけるセル位置の検出； ラベル冗長性の制御； 正しくないラベルを持つセルの拒絶； 信号流及び管理流からのデータ流の分離：スタッフイン
グ・セルの除去； 制御ブロックへの管理セルの前進； データ・セルに対するラベル・不・イツチング；結節に
おいて分離された多点接続に対するデータセルの記憶； スイッチング・コードを持つデータ・セルの多重スイッ
チング回路網（自己経路指示）への前進； 各々がスイッチング回路網における経路指示のためのそ
の切換えられたラベル及びそのコードを持つ多点接続に
対するセルのコピーのスイッチング回路網への径路指示
；そして 第１のレベルの流れ制御アルゴリズムの管理。

各回路網終端には７つまでの非同期式マルチプレクスが
接続されるので、そのブロックは、接続回路網に向って
進められるセルに対して、アドレス指定された回路網終
端に接続されているものの間での行き先マルチプレクス
のコードを割り当てる。このコードをセルへと挿入する
簡単な拘束方法は、そのライン・マルチプレラス上では
ラベル冗長性であったビットを使用することである。

ブロックＴＭＡ、接続ｌに接続されているマルチプレラ
ス上へと出て行くセルの流れは、接続回路網終端から出
て、ブロックＴＭＡに関連した多重コードにより表わさ
れているデータセルと、制御卸ブロックによってその同
じマルチプレクスに向けて放出される信号セルと、前述
のブロックＴＭＡ自体によって放出される管理セルと、
そして最後に、前述した型式のセルが伝送のために利用
できないときに、同じブロックＴＭＡによって放出され
るスタッフイング・セルとを含んでいる。

かかる出て行く流れ上におけるブロックＴＭＡの機能は
以下の通りである。すなわち：各種セル源間での裁定； 予め決められた時限における管理セルの挿入：流れの連
続性を維持したいときにおけるスタッフイング・セルの
挿入； 出て行くセル・ラベルに関する冗長性の計算及び挿入；
そして スイッチング回路網とマルチプレクスとの間における２
つの異なる同期型式を適合させるための回路網から来る
セルの一時的記憶。

制御ブロックＣＯＮは、特定のインタフェースがそこに
加えられて、プロセッサによる加入者データ及び信号の
ために使用されるものと同じ型式のセルのフォーマット
において、データを接続回路網に向けて放出し、そこか
ら受信するのを可能にする周知の型式の高速プロセッサ
に基づいている。放出されるデータは、別な回路網終端
にか又は出力マルチプレクスに接続されている別の同様
なインタフェースのプロセッサに対するもので、共に加
入者のデータ及び信号である。インタフェース自体に接
続されているマルチプレラス上で送られる予定の前記型
式のデータは、バス３を通して関連せるブロックＴＭＡ
へと転送される。制御ブロックは、その同じバスを通し
て、各終端にある共通のメモリ・パンクをアクセスする
。

ここでは、第３図に示されているブロックＴＭＡの入力
側について記述する。

ワイヤｌは、前述の方法で非同期の直列マルチプレクス
を運び、そしてビット・クロックをワイヤ２上に供給し
、オクテツト・クロックをワイヤ３上に供給する共通せ
る周知の“モデム”からやって来る一方、ワイヤ４は非
同期のマルチプレクス・データ流に属していないオクテ
ツトに対するマスク判定基準を運ぶ。ワイヤ２，３．４
上におれる信号は、周知の技術により、各々が受信され
たオクテツトにおける時間ビットに対応する一連の８つ
の循環パルスと、受信されたオクテツトの周波数におけ
る一連の４つの循環パルスとを得るライン・タイムベー
ス回路ＢＴＬにより使用される。前記信号はｔｐＯ〜ｔ
ｌ、７及び４８，４９゜５０．５１とそれぞれ指定され
ているワイヤ上で利用される。そのビット流は、マスク
判定基準がワイヤ４上にないとき、すなわち、オクテツ
トが使用できるたびに、その内容がオクテツト流（ワイ
ヤ３．ゲートＰＯ１，ワイヤ９）によってワイヤ５上で
並列にレジスタＲＧＩへと転送される８ビツト・シフト
レジスタＳ　Ｈｌ上にビット・クロック（ワイヤ２）に
よってロードされ、そのオクテツト・クロック自体は、
ワイヤ６を通して、レジスタＲＧＩの内容をレジスタＲ
Ｇ２へと運ぶ。

２つのレジスタに含まれている１６ヒ；・ソトは、各瞬
間において、ワイヤ？ａ、７ｂを通して、並列の冗長性
制御器ＣＲＩの入力へと送られる入力流の２つの引続く
オクテツトであり、その出力８は他との比較で冗長性と
して考えられるピントの可干渉性又は可干渉性の欠如に
従って高いか又は低い論理状態を取り、この条件は、そ
の２つのオクテツトがセルのヘッダー（ラベル及び冗長
性）であるときに生じる。この場合、その制御は、レジ
スタＲＧ１、ＲＧ２に含まれている３つの異なるセント
のビットについて計算された３つのパリティビットのチ
エツクにある。マスクされたオクテツト・クロック（ワ
イヤ９）は、各セルが作られているオクテツト・ナンバ
ーにその計数モジュールが等しいカウンタＣＴＩを進め
る。ワイヤ１０を介してカウンタＣＴＩにより供給され
る計数終了信号は、４つの状態を取ることのできる有限
状態オートマトンＦＳＭ４　（従来においても周知）へ
と送られる。オートマトンＦＳＭ４は、入力状態が有効
であるときを示しているマスクワイヤ４をその入力で受
ける。

システム初期化後にオートマトンＦＳＭ４がスタートす
る状態Ｏは、入力流におけるセル場所が未知である状態
である。この状態の下で、可干渉性の冗長性を示してい
るワイヤ８上における第１の信号はラベル検出として使
用され、ＦＳＭ４は、ワイヤ１１を経て、リセット信号
をカウンタＣＴＩに送ってそして状ｆｌＥ、　１へと通
過する。

状Ｍｌは、前の状態を生じさせる１６ビツトはラベル・
シミュレーション・データであったので、一時的鎖錠の
状態である。この状態において、ＦＳＭ４は、ワイヤ１
０上における計数終了信号を待機し、その信号を受信し
た瞬間に、新しい可干渉性（ここでは、新しいラベル）
を示している信号の存在をワイヤ８上でチエツクする。

もしも存在するならば、状態２へ通過し、存在しなけれ
ば、状態０に戻る。

状Ｂ２はノーマル状態であって、ワイヤ１０から受信し
た各計数終了信号において、ＦＳＭ４はワイヤ８上にお
ける正しい信号の存在をチエツクし、もしも存在すれば
、それは状態２に止どまり、そして、ワイヤ１２を経て
、レジスタＲＧ１、ＲＧ２上にあるラベルの情報を出力
する。ワイヤ９が正しい冗長性を出さなければ、ＦＳＭ
４は状態３へ通過する。

状態３は、ラベル上にエラーがあったのか又は鎖錠ロス
があるのかどうかをＦＳＭ４が決定する状態である。い
づれの状態かを判定するために、それはワイヤ１０上に
おける計数終了信号を待機して、ワイヤ８を再びチエツ
クする。もしもそのチエツクが肯定であれば、状態２に
戻り、さもなければ、状態Ｏへ通過して、検索を再び始
める。

レジスタＲＧ１、ＲＧ２上に非同期マルチプレクス１か
らのセルのラベルがあるときにはいつでもワイヤ１２上
に信号があり、そしてＦＳＭ４は状態２にある。接続１
ｃは、セル・ラベルを形成するビットに対応した１３本
のワイヤをワイヤ７ａ及び７ｂから集め、それらを１４
ビツト・レジスタＲＧ３の初めの１３人力へと運び、最
後は論理”ｏ”に維持される。そのレジスタのロードは
、ゲートＰＯ２及びワイヤ１３を通して、信号ｔρ１を
持つタイムベースＢＴＬの制御の下で、到着するオクテ
ツト・リズムでじかに行われる。ゲートＰＯ２は、ワイ
ヤ１５を通して、第４図に描写されていて後で記述され
るマイクロプログラム・ロジックＬＭＰによってかかる
ロードを禁止する。

ワイヤ１２上にある信号は、ＲＧ３の内容が到着するセ
ルラベルに対応するときに連通ずる。このために、ワイ
ヤ１２はロジックＬＭＰに通じていて、そこで、後で記
述されるように作用する。また、ワイヤ１２はレジスタ
ＬＩＢをロードするための回路ＣＡＢに対しても通じて
いる。かかる回路は、ワイヤ１２によって同期される簡
単な１７４カウンタであって、３２ビツトレジスタＬＩ
Ｂが細分割される４つの８ビツト区間のオクテツト・リ
ズムでのロードを順次実施する４つのパルスをワイヤ１
６上に順次発生する。かかる区間の入力は並列に接続さ
れていて、ＲＧ２から来る８ビツトを運ぶ接続７ｄを形
成する。レジスタＬＩＢの機能は、ロジックＬＭＰがそ
の機能に含まれているので、ロジックＬＭＰに関連して
記述される。

信号は、ラベルがレジスタＲＧＩ及びＲＧ２上で予期さ
れるたびに（ＣＴ１計数終了）、オクテツトの受信期間
にわたってワイヤ１０上にある。図からも見られるよう
に、レジスタＲＧ３はワイヤ１０、ＯＲゲートＰＯ３及
びワイヤ２０を通して自動的にロードされて、バス１４
を通して、メモリＭＥＭに対するアドレスとしてのその
内容を可能化する。アドレス指定された場所の内容は、
バス２１を通して、３２ビツト・レジスタＬＵＭの入力
に入る。かかるレジスタは、ゲートＰＯ４゜ワイヤ１７
．ＯＲゲートＰＯ５及びワイヤ１８を通して、ワイヤ１
０上にある信号によって引続く時間スロットにおいてロ
ードされる。ＡＮＤゲートＰＯ４は適当な時間における
記憶信号を局限するのを助けるが、ＯＲゲートＰＯ５は
、ワイヤ１９を通して、ＬＭＰによるレジスタＬＵＭの
記憶を助ける。

図からも見られるように、ワイヤ１２によって同期され
るロジックＬＭＰは、この瞬間に、接線２５の４つのワ
イヤを通してレジスタＬＵＭの４つの区間の出力を可能
化された状態に維持し、含まれている４つのオクテツト
はバス２２上に与えられる。更に特定するに、接続２２
ｅを形成する３ビツトの区間２２ａは、コードが接続２
２ｅ上で有効であるときを示しているワイヤ１２と一緒
に有限状態オートマトンＦＳＭ８に対する入力として送
られる。

このように読み出されるメモリーＭＥＭの場所において
、制御プロセッサは後でも説明されるように、メモリ自
体をアドレス指定するラベルが割当てられた接続に関連
した情報を前辺って書き込んでいる。レジスタＬＵＭ上
でのこの相にロードされた３２ビツト語において、接続
ワイヤ２２ｅに対応した３ビツトは次の意味を持つ８つ
の値を取ることができる。すなわち： ０＝アドレスとして使用されるラベルはスタッフイング
・セルに相当し、他の語ビットは意味がなく、そのセル
自体はそれ以上の動作なしに出しっばなしにされるよう
になっている。

１−受信されたラベルと連動されてＧ、）るセルは唯一
の該当物に向って、高い優先性をもって進む接続のデー
タに関連していて、接続２２ｂ　（読み出された語の第
２のオクテツト）に関しては、接続回路網でのセルに対
する自己経路指示コードがあり、接続２２ｃ及び２２ｄ
　（読み出された語の第３及び第４のオクテツト）に関
しては、３ビツト上に、出力ＩＣＭに接続されたものの
間での行き先マルチプレクスのコードがあり、残りの１
３ビツト上に、出カドランクでの接続に割当てられたラ
ベルがある。

２−前のコード１に関して、その接続が中間の優先性の
型式であることを除く。

３＝前のケース１及び２に関して、その接続が低い優先
性の型式であることを除（。

４＝受信されたラベルはＩＣＭから出発して拡張する多
点接続のデータセルに関係している。そのセル本体は記
憶され、そして複数のコピーにおいて繰り返される。こ
の場合、ワイヤ２２ｂ上には、記憶される接続の最大数
のセルを示し、コピーされてそしてそのスイッチング回
路網に向けて放出されるように待機するコードがあり、
ワイヤ２２ｃ上には、なおも待機状態にある多くのセル
があり、他方、ワイヤ２２ｄは多点呼出しくＯから３１
まで）に対して局部的に割当てられたナンバーと結節（
１から７まで）におけるブランチのナンバーを運ぶ。

５−ラベルは制御プロセッサへと送られる予定の信号又
は管理セルに関連し、その語の他の３つのオクテツトは
無意味である。

６＝演算が行われないときでの転換された通路に対する
セルが補助出力にオクテツトずつ送られることになる。

その語の他のオクテツトは無意味である。

７＝割当てられていないラベル、エラー状況がプロセッ
サに連通されることになる。

有限状態オートマトンＦＳＭ８はまた、ＦＩＦＯメモリ
ＦＩ４がセルを受け入れるかどうかを示している入力ワ
イヤ７２と、ＦＩＦＯメモリＦＩＬに対して同様なワイ
ヤ６１とを受け、シフトメモリＦｒ２に対するワイヤ６
３及び６４は、その４有がその容量の半分を越えたのか
どうか、ＦＩ２が再びセルを受けるかどうかをそれぞれ
示している。そこには、２つのタイミング信号が入力と
して存在する。

ＦＩ１、ＦＩ２及びＦＩ４の前記状態ワイヤは、通常の
技術でもってロードされた／ロードされないセルの内容
を維持する制御回路ＣＦ１、ＣＦ２゜ＣＦ４を通してワ
イヤ５９，６５．６９からそれぞれ到着する。ワイヤ６
４はＦＩ２　　（ブロックＦ１１．ＦＩ２．ＦＩ３．Ｆ
Ｉ４は市販品として入手できる集積回路である）からし
かにＦＳＭ８へと来ている。

ＦＳＭ８から出るワイヤには、接続回路網、プロセッサ
又は補助的に配送される通路に向けてじかに行くセルを
転送するように設計された制御信号がある。更に特定す
るに、ワイヤ６２は、ＦＳＭ８が接続２２ｅ上でコード
ナンバー１を受信したときに作動される。この場合、セ
ルはＦＩＬにロードされ、そしてもしもそこに詰め込ま
れたＦＩＬの状態がなければ、ワイヤ６２は制御部ＣＦ
Ｉへとロード可能化信号を伝達する。メモリＦＩＬは９
ビツトの５１２語へと構成され、そのうちの８つは４−
路マルチプレクサＭＵＩから到着し、９番目はカウンタ
ＣＴＩの計数終了ワイヤ１０に接続されている。

制御回路ＣＦＩはワイヤ４９及び５０を介してタイムベ
ースＢ　Ｔ　Ｌから、Ｆ　Ｉ　１をロードするためのタ
イミングを受信し、そしてワイヤ６ｏを通して、ＦＩＬ
にロードパルスを与え、その同じパルスは、同じワイヤ
上で、ワイヤ３６及び３７でもってマルチプレクサＭＵ
Ｉの入力をｉｆする回路ＳＥＬによって受信される。Ｍ
ＵＩの入力は、レジスタＬＵＭから到着するバス２２の
区間２２ｂ。

２２ｃ、２２ｄ及び、図からも見られるように、受信さ
れたオクテツトを含むレジスタＲＧ２がら到着するバス
７の区間７ｄである。セルは、出力非同期式マルチプレ
クサ上に、接続回路網に対する自己経路指示コードと、
終端を選択する３ビツトを含む２つのオクテツトと、そ
して新しいラベルとを持ち、かくして、到着するセルの
３０のデータ・オクテツトはＦＩＦＯメモリＦｌ、４に
順次ロードされる。カウンタＣＴＩの計数終了信号を運
ぶワイヤ１０は接［７ｄ上におけるセルの最後のオクテ
ツトの存在をＣＦＩに連通させるので、それは、ロード
後に、初期の状態へと戻ることができる。同じワイヤ１
０はＦｌｌに９番目のビットとしてロードされ、ロード
されたセルの最後のオクテツトはこの様にして表示され
る。

もしもオートマトンＦＳＭ８が接Ｖｔ２２ｅ上でコード
ナンバー２を受信したならば、それは、ＣＦＩに完全に
類似の制御部ＣＦ２に向うワイヤ６７を駆動し、そして
ワイヤ４９及び５０上でその同じ時間判定基準を受信す
る。ＦＩ２に向うワイヤ６６を通して、ＳＥＬ回路ＣＦ
２はメモリＦ■２上にセルのロードを実施する。

逆に、もしもＦＳＭ８が接続２２ｅからコードナンバー
３を受信したとすると、それは、ＦＩ２から来てそして
メモリ詰め込みがその利用可能な空間の半分を越えたこ
とを示しているワイヤ６４が能動でないときにのみ、そ
の呼出しをＦＩ２上にロードするためにワイヤ６７を駆
動する。残りのものに対しては、すべてが同じ方法で進
行する。

もしも２２ｅ上におけるコードがナンバー４であるとす
ると、オートマトンＦＳＭ８は介在せず、セルはマイク
ロプログラム・ロジックＬＭＰにより管理される多点接
続に対するもので、関連せる作用はロジック自体に関連
して以下詳細に記述されよう。

また、もしも上述したコードがナンバー５であって、セ
ルが制御プロセッサへと前進されるものとすると、自己
経路指示コードは存在しないので、ＦＳＭ８は、３３の
オクテツトに代って３２のオクテツトが内側でロードさ
れるようになっている点でＣＦＩ及びＣＦ２から異なっ
ている制御回路ＣＦ４に向うワイヤ７１を駆動する。更
にこの場合、オクテツトはすべて接続７ｄから到着する
。

回路　ＣＦ４は、ワイヤ７０を介して、Ｆ１４にロード
・パルスを供給し、他方、ワイヤ５０はこの場合には自
己経路指示コードがない瞬間にロードを供給することに
なるので、それはタイムベース　ＢＴＬからタイミング
４９のみを受信する。

、制御回路ＣＦ１、ＣＦ２及びＣＦ４がロードを認可し
ない場合、ＦＳＭ８はそのサイクルを実行せず、そのセ
ルは失われるが、ＦＳＭ８は、ワイヤ３６９上に、後で
記述されるようにカウンタをインクリメントする信号を
放出する。

もしも接続２２ｅ上で受信されるコードがナンバー６で
あるとすると、有限状態オートマトンＦＳＭ８は、その
可用性をチエ’７りすることなしに、補助出力を制御す
る回路ＣＵＡに向うワイヤ７４上にロード可能化指令を
出力する。また、後者の回路はタイミング４９を受信し
、ワイヤ１０は、前と同様に、最後のオクテツトを示し
ている。

ワイヤ７５を通して、回路ＣＵＡはタイムベースＢＴＬ
から来るｔｐ４及びｔｐ６を用いて、レジスタＲＧＳ上
に接続７ｄを経て１つずつ到着するセル・オクテットを
引き続きロードする。ワイヤ７７及び７６は用意された
データ及び捕えられたデータの判定基準を運び、そして
接続７８は内部ユニットに向うオクテツトをその出力に
運ぶ。

もしもかかるユニットがないとすると、レジスタＲＧ５
上でのセルは失われることになる。

最終的に、もしも接続２２ｅ上におけるコードが警報の
ナンバー７であるとすると、ワイヤ７３は、引き続いて
記述される伝達部へと向うプロセッサに又はそれからの
インタフェースに向って単に駆動される。

さてここでは、その方式が第４図に詳細に示されている
マイクロプログラム・ロジックの構成及び機能について
記述する。

このロジックの機能は多点接続処理に関連し、更に特定
するに、前記ロジックは１つ以上のアドレスに向って進
められるセルを含むように設計されているメモリＭＥＭ
　（第３図）の領域を管理し、そしてこのメモリにかか
るセルを記憶し、最後に、それらを、制御プロセッサに
よってそのメモリに前辺って書き込まれている適当な対
応表に見出されるデータを使用することによりその接続
回路網に向けて再び伝送する。

マイクロプログラムは、８−ワイヤ接続１００を通して
、市販品として入手可能な型式の順序付は回路ＳＥＱに
より駆動される、２５６　Ｂ２−ビット語サイズのり一
ドオンリメモリＲＯＭに記憶されている。ＲＯＭでのア
ドレス指定されたセルに含まれているマイクロ・インス
トラクションは、ワイヤ４８を介して第３図のタイムベ
ースＢＴＬからじかに到着し且つライン・オクテツトの
到着間のものの２倍に等しい周波数を持っているマイク
ロプログラムのクロックによってレジスタＲＰＬ上へと
ロードされ、かかるクロックはシーケンサＳＥＱを前進
させるためにも使用される。そのシーケンサは、試験中
でのビットを選択するための１ビット−５−通路マルチ
プレクサＭＸＴと、ジャンプ・コードを選択するための
３ビット−３通路マルチプレクサＭＸＳと、ビット試験
に関する順序付は機能を修正するための２つのゲー）ｐ
Ｈ及びＰＩ３とから成っている。かかる順序付は構成は
従来からも周知であるので、全体的説明は行わず、接続
の意味についてのみ記述する。ワイヤ１０６．１０７は
引き続くアドレス源を選択するワイヤである（シーケン
サＡ　Ｍ　Ｄ　　２１０９は■定向なものではない）。

前記ワイヤはＯＲゲー１−ｐＨ及びＰＩ３に到着して、
ワイヤ１１０を介して、マルチプレクサＭＸＴから試験
中におけるビットの値を受信し、順序付は機能はワイヤ
１０８及び１０９を経てＳＥＱに向って進む。接続１０
５は、ＭＸＴの入力ワイヤのうちのどれが制御されるべ
きなのかを選択する３ビツトをＲＰＬからＭＸＴへと転
送し、それらの間で、ワイヤ１１４は低いレベルにおい
て固定され、その選択は試験中のビットのない状態に対
応している。

接続１０４はＭＸＳに対する２つの選択ワイヤを運び、
接続１０３はＭＸＳの３−ワイヤ出力をＳＥＱのＯＲ人
力へと転送する。かかる入力はＯＲにおけるジャンプ・
コードを８つのＳＥＱ出カフカワイヤ１００ちの３つの
出力上にじかに置く。

接続１０２は直接的アドレス指定コードに対する８つの
ワイヤをＲＰＬからＳＥＱへと転送する。

各ラベル到着において時開鎖錠判定基準を供給しそして
運転サイクルの開始を示し１ているワイヤ１２（第３図
）と、バス２２（第３図）上における最上位ビットすな
わちＬＭＰロジック内部バスであるワイヤ２２ｆと、回
路ＡＬＵ８、ロジック及び演算８ビツト・ユニットから
到着し、そしてＡＬＵ８人力における２つのオペランド
同等性を示すワイヤ１１３と、ロジックが多点接続に対
するセルのコピーを転送するＦＩＦＯメモリＦＩ３の状
態を示しているワイヤ５５（第３図）とはすべて、試験
ピントとして、マルチプレクサＭＸＴに接続されている
。

マルチプレクサＭＸＳは３つの入力を持ち、そのうちの
１つ（接続１１５）は低レベルにおけるすべてのワイヤ
を持ち、その選択はマイクロプラムにおけるジャンプの
ない状態に対応する。第２の入力すなわち接続２２ｅは
、適当な相において、受信されたラベルの型式に関連し
たコード（第３図でのように）に対応している内部バス
の区間２２ａの３つのワイヤに接続されて、最後に、第
３の入力（接続１１２）は、到着セルのローデングに対
するメモリ領域の欠如の判定基準及び待ち状態における
仕事の完全な待ち行列基準（メモリＭＥＭにも含まれて
いる）を２つのワイヤ上で集め、かかる判定基準は、Ｒ
ＰＬからじかに到着する接ｍ１ｌｌの４つのワイヤによ
り制御される２つの双安定フリップフロップＦＦＩ及び
ＦＦ２から検索され、ジャンプ・コードワイヤの第３の
ものは最低レベルに維持される。

ロジックＬＭＰの動作サイクル期間は入力マルチプレク
サ上でのセル到着時間よりも小さいか又はそれに等しい
。これは、そのサイクルがその時間に鎖錠されるのを可
能にして、それが各レベルの受信に際してスタートさせ
る。このために、かかる判定基準を運ぶワイヤ１２は試
験中でのビットとしてマルチプレクサＭＸＴに運ばれる
。先行するサイクルが一旦終了すると、そのマイクロプ
ログラムは接続１０５上での適当なコードによって入力
されて対応するＭＸＴを可能化するこの判定基準に対す
る待ち状態に止まるゆその後、到着するセルを特徴的に
表わしているコードは、バス２２から到着する接続２２
ｅのコー、ド上へのジャンプによって探査される。

多点セルの場合には、セル記憶サイクルが開始する。Ｒ
ＰＬから出て行く４つのワイヤ２５はレジスタＬＵＭの
４つの区間のバス２２上における可能化であり、この相
においては区間２２ａが可能化され（結果的に、ワイヤ
２２は能動となり）、その後、マルチプレクサＭＸＳ並
びに第３図のオートマトンＦＳＭ８は到着するセルの型
式のコードを受信する。論理−演算動作は、接続１１６
の６つのワイヤを通してＲＰＬ上にロードされるマイク
ロインストラクションにより実行されるべき動作のコー
ドを受信するブロックＡＬ１１８により実行される。オ
ペランドは８−ワイヤ・ハス１１７及び１１８上にあり
、そして結果は接続１１９上に置かれる。

バス１１７の２つのセル源の１つは８ビツト・レジスタ
ＲＧＡであり、このレジスタは、８−ワイヤ接続１２０
及びマルチプレクサＭＸＡを通して、バス２２のいづれ
かの区間を受イ言でき、このために、ＲＰＬからの接１
ｆｔ１２１の２つのワイヤは所望の入力を選択する。Ｌ
ＭＰにあるレジスタによるローデング指令は７−ワイヤ
接続１２９へとグループ化されている。それらワイヤの
１つはＲＧＡをローデングするためのワイヤ１２２であ
る。それらのレジスタ自体及び３−状態セパレータＤＡ
Ｄのグループの出力に対する可能化指令はＲＰＬから来
る８−ワイヤ接１１３０へとグループ化され、それらワ
イヤの１つはＲＧＡ出力を可能化するためのワイヤ１３
３である。その出力がバス１１７に接続されている他の
レジスタはＲＧＣである。

後者は１４ビツト・レジスタであって、そのうち、第８
番目の最下位ビットはバス１１７に接続され、一方、他
の６つは、接続２２　ｈ）ｆ−通して、区間２２ｃの最
下位ビットとしてバス２２に接続される。ＲＧＣは、ワ
イヤ１２３を通してロードされ、そしてマイクロインス
トラクション・レジスタＲＰＬから来るワイヤ１３４を
通して可能化される。ＲＧＣ入力は以下のように構成さ
れている。すなわち、３つの最上位ピッＨさ進行中にお
ける各多点呼出しの対応する加入者に関連したスイッチ
ング・データ表を含むメモリＭＥＭスペース（第３図）
のアドレス間での３つの最上位ビットに等しいケーブル
・コードであり、３つの最下位ビットは低いレベルでケ
ーブル化され、他方、残りの８ビツトはメモリＭＥＭ入
力及び出力のバス２１　（第３図）の最上位ビットであ
り、このオクテツトは区間２１ａとして表わされている
。

ＡＬＵ　８第２オペランドの入力に接続されているバス
１１８は３つのレジスタをソースとして持っている。す
なわち； ワイヤ１２６及び１３７をそれぞれ通してマイクロイン
ストラクション（レジスタＲＰＬ　）上での出力におい
てロードされ且つ可能化される８ビツト・レジスタＲＧ
Ｂであって、それに対する入力は、ＲＰＬから来る接続
１３９の２つのワイヤにより駆動されるマルチプレクサ
ＭＸＢからの接続１５１上に到着する。レジスタＲＧＡ
Ｏ場合と同様に、ＲＧＢにはハス２２の区間２２ａ。

２２ｂ、２２ｅ及び２２ｄでの内容がロードされる。

ワイヤ１２５及び１３８をそれぞれ通してマイクロイン
ストラクション（レジスタＲＰＬ　）上での出力におい
てロードされ且つ可能化される８ビツト・レジスタＲＧ
Ｅであって、その人力は区間２１ｄとして表わされてい
るバス２１の最下位ピントに接続されている。

ワイヤ１２４及び１３６をそれぞれ通してマイクロイン
ストラクション（レジスタＲＰＬ　）上の出力において
ロードされ且つ可能化される８ビツト・レジスタＲＧＤ
であって、その人力は区間２１ｂとして表わされている
バス２１の第２のオクテツトに接続されている。

ＡＬＩＩ　Ｂにおいて実行される動作の結果は、ワイヤ
１２７を通したマイクロインストラクション（レジスタ
ＲＰＬ　）に関してロードされる８ビツトレジスタへの
入力として接続１１９を通して送られる。８−ワイヤ接
続１３５であるＡＣＣ出力は、接続１４０を形成するワ
イヤ１４１，１４２゜１４３，１４４をそれぞれ通して
別々にマイクロプログラム駆動（レジスタＲＰＬ　）さ
れる８つの３＝状態セパレータの４つのグループＤＲ３
，ＤＲ４゜ＤＲ５，ＤＲ６に並列に運ばれる。前述の出
力グループはバス２２の区間２２ａ、２２ｂ、２２ｃ。

２２ｄにそれぞれ接続されるので、その動作結果をバス
２２のいづれかの区間に置いたり、又は複数のその区間
上でそれを模写することが可能である。

レジスタＲＰＬの８ビツト区間は、８−ワイヤ区間１４
９を通して、そのマイクロインストラクション自体（レ
ジスタＲＰＬ　）から到着するワイヤ１５０によって可
能化される８つの３−状態セパレータＤＲ２の１グルー
プに接続される。８−ワイヤ出力区間１４８は内部バス
２２の区間２２ｄと同じであって、そして定数をマイク
ロプログラムからじかに運ぶのを可能にする。同様にし
て、６ビツト・レジスタＲＰＬの別な区間は、接続１４
６と一緒に、マイクロプロクラムから到着するワイヤ１
４７によって可能化される６つのセパレータＤＲＩに接
続されている。グループＤＰＩの出力は、６−ワイヤ接
続１４５を通して、バス２２の区間２２の最下位ビット
に接続され、そのビットはマイクロプログラム定数をじ
かに供給する目的を持っている。

区間２２ｇからのバス２２の１４の下位ビットは１４ビ
ツト・レジスタＲＡＤの人力として接続され且つグルー
プにある１４の３−状態セパレータＤＡＤへの出力とし
て接続される。レジスタＲＡＤは、接続１２９の一部で
あるワイヤ１２８を通してレジスタＲＰＬ上にあるビッ
トによってロードされ、そして接続１３０に属するワイ
ヤ１３２を通してＲＰＬビットによって可能化される。

また、同様にして、グループ を通してＲＰＬにより可能化される。ＲＡＤ出力及びＤ
ＡＤ入力はメモリＭＥＨのアドレス指定バスであるバス
１４（第３図から到着）に接続されている。

マイクロインストラクション・レジスタＲＰＬからは、
次に記す指定ワイヤが引き出されている。

すなわち； 第３図のＡＮＤゲートＰＯ８を通して、タイムベース・
ストローブ・ワイヤ５１から受信するＦｒ３に対するロ
ード判定基準のワイヤ５２であって、そしてワイヤ５３
は、多点接続模写されるセルを含むように設計されたＦ
ＩＦＯメモリＦＩ３と、その制御回路ＣＦ３とに送られ
る。

Ｆｒ３に向う“セル終了°”判定基準（転送される最後
のバイトで能動になる）であるワイヤ３８。

レジスタＬＩＭの出力を可能化するワイヤ３２。

レジスタＬＩＭのローディング指令であるワイヤ３１。

何がその後記述されるのかに従って、何がプロセッサに
よるアクセスと関係するのかについてのバイボート・メ
モリＭＥＭの゛使用中状態″。

を判定回路ＡＭＨに合図するワイヤ３０。

ＯＲゲートＰＯ６及びワイヤ２７を通して、ロジックＬ
ＭＰによるメモリＭＥＭに対する書込み指令であるワイ
ヤ２８。

バス２１上におけるＭＥＦＩ出力を可能化するワイヤ２
６。

バス２２の関連せる４つの区間に接続されているレジス
タＬＵＭの４つの区間の４つの可能化ワイヤを運ぶ接続
２５。

バス２１上におけるレジスタＬＩＢの出力を可能化する
ワイヤ２４。

ＯＲゲートＰＯ３及びワイヤ２０を通して、アドレスバ
ス１４上でのレジスタＲＧ３をアドレス指定するメモリ
ＭＥＭに向って可能化するワイヤ２３。

ＯＲゲートＰＯ５及びワイヤ１８を通して、レジスタＬ
ＵＭをロードするワイヤ１９。

ＡＮＤゲー）ＰＯ２を通して、メモリＭＥ？Ｉをアドレ
ス指定するレジスタＲＧ３のタイム・ペースからの自己
記憶を阻止するワイヤ１５。

ロジックＬＭＰの動作サイクルはラベルの受信に際して
駆動されるワイヤ１２の試験で始まる。このロジックは
、イベントが起っているかぎり、その状態に止どまり、
そして接続２２ｅ上にあるコ−ドによって調節されたジ
ャンプをし、その可能な構成については前にも記述され
ている。もしもそのコードが多点接続セルに相当してい
るならば、ＬＵＭ区間ｂ（第３図）はその呼出しが複製
されるように待っているそのセルでもって占めるべく認
可された最大数のメモリ・セクタを含み、区間Ｃはその
呼出しに関連している現在数の待ちセルを含んでいる。

区間ｄは、その呼出しく０がら３１）に局部的に割当て
られている数と、その節（１から７）に対する分岐数と
を含んでいる。

区間すのコ−Ｆは、２２ｂ、ＭＸＡ、１２０゜ＲＧＡを
通して、ＡＬＩＩ　８のバス１１７に接続されている入
力へと運ばれ、他方、区間Ｃのコードは、２２ｃ、ＭＸ
Ｂ、１５１．ＲＧＢ、バス１１８を通して、他のＡＬＵ
　８の入力へと運ばれる。ワイヤ１１６は、セル記憶が
認可されているかどうかを確立するためにそこで試験が
実行される門ＸＴへとその比較結果を運ぶ。その間に、
自由なセクタのテーブルに対するポインタは、ＲＰＬ　
、　１４６と１４９゜ＤＰＩとＤＲ２，１４５と１４８
．バス２２．レジスタＲＡＤとバス１４を通して、マイ
クロプログラムから来る定数によりアドレス指定される
。読出され６たポインタはバス２１での区間ｄによりレ
ジスタＲＧＥへとじかに記憶される。先行する結果が肯
定的結果を与える場合、そのジャンプは、“メモリ・セ
クタ終了”及び“未決作業列充填”という状況をそれぞ
れ記憶している２つの双安定フリップフロップＦＦＩ及
びＦＦ２から来る接続１１２上にあるコードによって調
節されて実行され、その動作は、そこに利用できるセク
タがありそして作業列がまだ一杯でない場合にのみ前に
進み、かかる場合、牡口８は、割当てられているセクタ
の数を１だけ増分しそしで、１１９．ＡＣＣ。

１３５、ＤＲ５，２２Ｃを通して、ＬＵＭがら他の３つ
の区間を受信するレジスタＬＩＭに対して与える。かか
る更新された語は、Ｌ？’ＩＰが一時のローデングの瞬
間までワイヤ１５及びゲートＰＯ２を通して防止するの
で、ＲＧＢ上にあるラベルでもってアドレス指定される
メモリに再び書込まれる。

レジスタＲＧＥに前にロードされたポインタを使用する
ことにより、入り来るセルが記憶されることになってい
るセクタの数はＭＥＭによ？・て読み出され、かかるア
ドレスはバス２１を通してレジスタＲＧＣ上へと運ばれ
、かかるレジスタ上において、その数は位置交換とセク
タ領域の基本的アドレスの固定されたビットの付加とに
より初期のセクタ・アドレスへと変換され、それと同時
に、そのセクタ数はバス２１からレジスタＲＧＤ上にロ
ードされる。それが１単位だけ増分されるＡＬＩＩ　８
によって更新される自由なセクタの表のポインタは、双
安定フリップフロップＦＦＩが作動されることになる表
の終りにそれが達したのかどうかを制御した後に、その
メモリへと再び記憶される。その呼出しに割当てられた
数と分岐数とは、レジスタＲＧ３上にあるアドレスを使
用することによりＲＧＥへと転送されるが、レジスタＲ
ＧＡ及びＲＧＢはワーキング・レジスタとして使用され
る。

その間、到着するオクテツトは、接続１６の４つの指令
ワイヤを通して、タイムベースに従属している回路ＣＡ
Ｂにより第３図のレジスタＬＩＢ上へと自動的にロード
され、ＬＩＢが４つの新しいオクテツトを含むときには
いつでも、それらは、セクタ開始レジスタＲＧＣの内容
をそのマイクロプログラムにより供給される適当に増加
する定数に加えることにより得られるアドレスにおいて
そのメモリへと転送される。

レジスタＬＩＢがロードされる期間においで、ロジック
ＬＭＰは、その記憶が進行中にあるセルで起る新しい仕
事を未決の仕事列へとロードする。このために、それは
、多点呼出しの各々に対するゾーンが７つまでの自己経
路指示コードと７つの可能な分岐に関連せるラベルとを
含んでいる３２の８語ゾーンを持つメモリにある別な表
を使用しており、第８番目の語（ゾーンの頂部に書込ま
れている）は、その呼出しセルがそれによりその節に到
着するラベルを含んでいる。前に進められるべき各セル
に対して、第１のオクテツトではセルがそこに記憶され
るセクタの数を含み、第２のオクテツトではセルがそれ
と共に接続回路網へと送られる予定の自己経路指示コー
ドを含み、そして最後に、最終の２つのオクテツトでは
セルへと与えられるべき新しいラベルを含んでい４語が
準備される。利用できるセクタは１２８であるので、こ
うした語の最上位ビットは常に論理０である。分岐と同
数の前記語は、そのポインタ（最初の仕事のアドレス及
び列と順にある仕事の数）が−度に１つ更新される未決
の仕事の列に書き込まれる。

未決の仕事として書き込まれる最後の語は、最上位ビッ
トにおける１と、セクタ数と、そして到着するセル・ラ
ベルとを含んでいる。この語を得るために、到着するラ
ベルは、バス１４．セパレータＣＡＤ　、バス２２の区
間ｇを通して、ＲＧ３（この場合には、既に説明したよ
うに、ブロックされる自動的ロードを持ち、ここから、
そのラベル・コードを維持し続ける）から検索される。

もしも８つの自由な位置がその仕事の終りにその列に止
どまらないならば、“待ち行列充満”を示す双安定フリ
ップフロップが駆動される。

ロジックＬＭＰは、入力セルが検査されて初めて調節さ
れたジャンプからの多点接続に関連しないその都度、列
にある仕事の存在を制御するように通過する。その列に
対するポインタは、前と同じように、マイクロプログラ
ムによって供給される定数によりそれらをアドレス指定
し、そして仕事数が零から異なっているかどうかをＡＬ
Ｕ　８においてチエツクすることにより、この目的のた
めに読出される。最初の仕事はアドレス指定されてそし
てレジスタＬｔ１Ｍ上にロードされ、ワイヤ２２ｆは、
ＬｔｌＭに含まれている語での最上位であってそして、
その仕事が接続回路網に向うセル送信からなるのかどう
か、又はセルが既にそこから再び伝送されたセクタの釈
放をそれが取扱うのかどうかを確立するために、ＭＸＴ
へと運ばれる。それと同時に、レジスタＲＧＣ及びＲＧ
Ｄはバス２１からじかにロードされる。

もしも要請される動作がセルの再伝送であるならば、Ｒ
ＧＣ上には、セル自体がそこに記憶されるセクタの初期
アドレスがあり、ＲＧＤはその同じ情報をセクタ・ナン
バーのフォーマットにおいて含んでいる。この場合、マ
イクロプログラムは、ＦＩＦＯメモリＦＩ３が送出され
る予定のセルを受信できるかどうかをチエツクするため
に、回路ＣＦ３から到着するワイヤ５５を制御し、もし
もそれが可能でなければ、その仕事は次のサイクルへと
延期され、もしもその試験が順調であるならば、列ポイ
ンタが更新されそしてそのメモリへと戻される。レジス
タしｕ目及びバス２２の区間すはＦ１ａの入力に接続さ
れ、このレジスタ区間には、Ｆ１ａにロードされるべき
自己経路指示コード、第１のオクテツトがある。この区
間は可能化され、そのマイクロプログラムはワイヤ５２
上にローデングの順序を与える。この間、第１のラベル
・オクテツトを含むＬＵＭの区間Ｃは、バス２２の関連
区間上で可能化されて、そこから、適切に選択されたＭ
ＸＡを通してレジスタＲＧＡへと転送される。その後、
そのオクテツトは、ＡＬＵ　８を通して八〇〇に送られ
、そこから、セパレータＤＲ４を通して、バス２２の区
間すへ送られ、そこから、ＦＩ３へと転送される。区間
ｄのオクテツトは同様にして転送される。

この点において、伝送されるべきセルのセクタに含まれ
ていて、ＬＵＭ上にロードされそしてそこから、考えら
れる機構と共にＦ１ａへと送られる語は、適当に増大す
る定数に加えられたレジスタＲＧＣに含まれているアド
レスを使用することにより読み出される。そのメモリは
、そのオクテツトの外に、ロードされる最後のオクテツ
ト上に高いレベルにおいて置かれ、そしてセルの終りを
示しているワイヤ３８から来る第９番目のビットをロー
ドする。

しかしながら、もしも実行されるべき仕事が、そのデー
タがすべての分岐にすでに伝送されたセクタの釈放であ
るならば、レジスタＬＵＭでの区間ａには釈放されてそ
の表に再び置かれるべきセクタの数があり、他方、区間
Ｃ及びｄはそのセクタを占有した到着する呼出しラベル
を含み、そのセクタ数はまたＲＧＤ上にロードされる。

その元のラベルは、列ポインタを前に述べたように更新
し且つ再書込みした後、バス２２を通してＬＯＭからＲ
ＡＤへと伝送されそしてメモリアドレスとして使用され
る。かくして、その更新はそれをデクリメントすること
によって可能であり、そのナンバーはその呼出しのセル
によって現に占有されているメモリ・セクタを示してい
る。そのセクタナンバーは、その後、自由なセクタの表
に再び書き込まれ、関連せるポインタが更新される。

セクタ端を示している双安定フリップフロップＦＦＩは
能動であるときにリセットされる。

待ち行列充満の表示器であってしかも能動であるときで
の双安定フリップフロップＦＦ２は、列仕事が実行され
るたびに、リセットされる。

プロセッサによるメモリＭＥＭに対するアクセスは次の
ようにして行われる。すなわち；プロセッサはそのアド
レスをバス３９上に置きそしてそれを制御ワイヤ４２上
に出し、メモリバンク・コードを形成するアドレス部は
ワイヤ３９ａ上における比較器ＣＭＩ（第３図）によっ
て制御される。

ＡＮＤゲートＰ０７は、ＣＭＩからワイヤ４１を介して
その比較結果を受信し且つワイヤ４２を介してプロセッ
サ信号を受信し、ここから、ワイヤ４０を通して、その
有用なアドレス部をレジスタＲＧｄ上にロードし、その
同じワイヤは、そのメモリに対するアクセス・サイクル
の開始を裁定回路へＭＢへと連通させる。

また、裁定回路ＡＭＢは、メモリが自由にある相に関連
した情報をロジックＬＭＰからワイヤ３０を経て受信し
、そしてそのサイクルを受け入れるかどうか又はプロセ
ッサに向うワイヤ４７を通してそれを待たせるかどうか
を決定する。もしも又はそのメモリが自由である場合、
ＡＭＢはバス１４上でのワイヤ４３を通してレジスタＲ
Ｇ４を可能化して、そのメモリをアドレス指定する。プ
ロセッサは、ワイヤ４６を通して、そのサイクルが読出
しサイクルなのか又は書込みサイクルなのかをＡＭＢに
知らせ、後者の場合には、ワイヤ４７を通して書込みパ
ルスを放出する。この場合、八ＭＢは、２−ワイヤ接続
４４を通して出て行く又は入り来る方向においてトラン
シーバＴＲＩを可能化し、必要に応じて、それはワイヤ
２９．ＯＲゲートＰＯ６及びワイヤ２７を通してメモリ
ＭＥＭに書込みパルスを与え、また、ＯＲゲートＰＯ６
にはＬＭＰからの書込みワイヤ２８が入っスいる。

着信データ流から引き出されたクロックを用いて、回路
から前に記述したように受信されたセルがロードされる
ＦＩＦＯメモリＦＩ　１．　　Ｆｌ　２．　Ｆｒ３は接
続回路網で使用されるクロックから得られたリズムにお
いて前に進められる。このために、メモリＦＩ１．ＦＩ
２．　　Ｆｌ３は独立せる読出し及び書込みメモリ　（
異なるセルで同時期的に見て）であって、そのメモリに
あるセルの計数を維持する制御回路ＣＦ１．ＣＦ２及び
ＣＦ３は周知の二重サンプリング技術でもってそれと連
通ずる。

Ｆｌ４に対して有効で且つそれに関連せる制御回路ＣＦ
４は、第５図に示され且つ後で記述されるプロセッサに
向う対話の並列インタフェースに接続されている。

第１が自己経路指示コードであり、第２及び第３が新し
いラベルであり、そして残り３０が受信されたセルに含
まれそしてＦＩＬへと転送される有用なデータである３
３のオクテツトから・なる少なくとも１つの完全なセル
がＦＩＬにある場合、回路ＣＦＩは３つの回路ＣＦ１、
ＣＦ２．ＣＦ３から来る要請間における簡単で良く知ら
れている裁定回路である回路ＡＲＵに向う伝送要請のワ
イヤ８４を駆動し、ＣＦ２はその要請をワイヤ８５上に
置き、ＣＦ３はワイヤ８６を使用し、優先性はＡＲＵに
より循環的に割当てられる。ＡＲＵ返答ワイヤは次の通
りである。ずなわち、ワイヤ５８はＣＦＩ及びＦＩＬに
向い、ワイヤ６３はＣＦ２及びＦｌ２に向い、そしてワ
イヤ５６はＣＦ３及びＦｌ３に向う。前記ワイヤ上では
く一度に１つ）、ＡＲＵが３３個のアンローデングパル
スを選択された回路に供給し、その回路は接続回路網に
向うバス３４上にそのオクテツトを連続して置く。

接続回路網及びバス３４の裁定回路（第２図の回路ＡＩ
？Ｂ　’）に向う対話はＡＲＵにより以下のように実行
される。すなわち、バス３４に対するアクセス要請はワ
イヤ８０上に置かれ、ＡＲＵはワイヤ７９上での承認を
待ち、−旦承認が得られると、それは、その選択された
回路に対してアンローデングの順序を与え、そしてその
回路網に向うデータ準備ワイヤ８２を駆動する。それ見
ワイヤ８１上でデータ捕獲の逆方向信号を待ち、その受
信に際して、それはワイヤ８０及び８２をリセットし、
ワイヤ８１のリセットを持ち、ここから、それが３３の
オクテツトをアンロードするまでそのセルを再びスター
トさせる。前述の動作に対して使用されるクロック信号
は接続回路網のクロックを運ぶワイヤ８３によって与え
られる。

プロセッサに向うグループＦＩ４．ＣＦ４のアンローデ
ングに関する説明は、プロセッサがそのラインから来る
そのためのセルを、そこを通して受信しそして、図から
も見られるように、出て行く方向におけるライン上へと
セルを送り出すことのできる並列インタフェースを表わ
している第５図を参照して行われる。

少なくとも１つの完全なセルがＦ１４にある場合、回路
ＣＦ４は、ナンバー３５にて示されている９−ワイヤ接
続上にデータ（１つのオクテツトと最後のオクテツトの
信号）を置く前記インタフェースに向うロード要請のワ
イヤ８７を駆動する。

ワイヤ７３は、接続２２ｅ上で受信されたコードがかか
る状況に対応するときにＦＳＭ　８により放出される割
当てられないラベルの警報であり、この信号は並列イン
タフェースの状態レジスタのビットの作動へと変換され
る。

第５図は、ライン流を形成している非同期式マルチプレ
クスと制御プロセッサとの間でセル・フォーマットの下
で情報交換を可能にする３２ビツト並列インタフェース
の構成を示しており、前記情報は基本的に監視流がそれ
に加えられる信号流から成っている。

プロセッサは、それがメモリＭＥ！Ｍとその同じ制御ワ
イヤでもって対話する３２−ワイヤバス３９を通したそ
のインタフェースに対するアクセスを有している。その
バスの区間３９ｂはその内部レジスタがメモリ位置とし
てそのプロセッサにより見られるインタフェースを形成
しているアドレスの一部を運ぶワイヤを含んでいる。関
係のあるアドレスは４つであって、３２−ビット語に対
応している。つまり、この場合における３２ビツトのア
ドレスはその語の１オクテツトに対応し、その内容はア
ドレスの２８の最上位ビットを含み、最後の４つのうち
の２つはそのインタフェースの内側における特定の語を
選択し、そして他の２つは意味を持たないものである。

接続３９ｂは、３９ｂ上にあるコードが比較器自体の内
側で送られるコードに対応するたびにワイヤ２００を駆
動する同一性比較器ＣＭ２に接続されている。プロセッ
サから来る制御ワイヤ４２はそれがアドレスであるのか
どうかを示す。ワイヤ２００及び４２はＡＮＤゲートＰ
２１の入力であって、その出力であるワイヤ２０１は、
そのコードを要請された内部アドレス（全語がいつもア
ドレス１旨定されている）へと運ぶバス３９のワイヤ３
９ｃ及び３９ｄに接続されているレジスタＲＧＩＯのロ
ード信号である。また、ＲＧＩＯは、固定の高いレベル
にあって、アクセス・サイクルの開始を知らせる目的を
持つ第３のビットをワイヤ２０５上にロードする。レジ
スタＲＧＩＯから出る対応するワイヤは、その機能がメ
モリＭＥＭへのプロセッサ・アクセスについての記述で
引用されたのと同じである２つの有限状態オートマトン
ＦＳＭＡ及びＦＳＭＢへと、そのプロセッサから来る制
御ワイヤ４５及び４６と一緒に運ばれる２０２，２０３
及び２０４である。インタフェースに関連した４つのア
ドレスの第１のものは、そのオクテツトがレジスタＲＧ
６．ＲＧ７．ＲＧ８．ＲＧ９に含まれている３２ビツト
語をプロセッサが読出すのを可能にし、このために、有
限状態オートマトンＦＳＭＡは、ワイヤ２１５によりバ
ス３９　（区間３９ｅ、３９ｆ。

３９　ｇ、　　３９　ｈ）上における前記レジスタの出
力を有効にし、ワイヤ２１０．ＯＲゲートＰ２４゜ワイ
ヤ４７上でそのプロセッサに応答しそして、そのサイク
ル終了に際して、ワイヤ２０７．ＯＲゲートＰ２２．ワ
イヤ２０６上におけるパルスによりレジスタＲＧＩＯを
リセットする。第２のアドレスは、プロセ・ノサが双安
定フリップフロップＦＦ３゜ＦＦ４．ＦＦ５．ＦＦ６．
ＦＦ７．ＦＦ８に含まれているビットを湯上で読出すの
を可能にし、その語の残るビットは意味を持たず、この
ために、それはバス３９の区間３９ｉ上において、ワイ
ヤ２１６を通してセパレータＤＲ７を可能化し、前記セ
パレータの入力は先行する双安定フリップフロップから
来るワイヤ２３１，２３２，２３３゜２３４．２３５，
２４１を含む接続２３６である。

その読出しサイクルは、その終りにおいてパルスがＦＦ
６を除く双安定フリップフロップを非動作状態にするワ
イヤ２２０上に放出されることを除いて、前と同様に進
行する。インタフェースの第３のアドレスは、プロセッ
サがバス３９からその区間３９ｅ、３９ｆ、３９ｇ、３
９ｈを通して来る３２ピント語をレジスタＲＧＩＩ　、
　ＲＧ１２　、ＲＧ１３　。

ＲＧ１４上に書込むのを可能にする。このために、そこ
にはオートマトンＦＳＭＢの介入があり、それは、ワイ
ヤ２３０上におけるロードパルスを前記レジスタに与え
、ワイヤ２０９．ＯＲゲートＰ２４及びワイヤ４７を通
してそのプロセッサに応答し、最後に、ワイヤ２０Ｂ、
ＯＲゲートＰ２２及びワイヤ２０６を通してレジスタＲ
ＧＩＯをリセットする。

インタフェースが応答する最後のアドレスは、ＦＳＭＢ
がそれに対して前と同様に応答する書込みサイクルに対
して使用されるが、レジスタ・ロードを実行せず、かか
るサイクルは、図からも見られるように、そのプロセッ
サからのセルのそのラインへの転送の初期状態に一致又
はそれを回復するように作用する。

ワイヤ８７はブロックＦＩ４から来ており、そのブロッ
クが少なくとも１つの完全なセルを含むときにおけるＣ
Ｆ４　（第３図）はアンロード要請信号をオートマトン
ＦＳＭＡに運び、それと同時に、それはアンロードされ
る予定のセルの第１のオクテツトを接続３５上に置く。

もしもレジスタＲＧ６゜ＲＧ７．ＲＧ８．ＲＧ９が自由
であるとすると、すなわち、もしもそれらの読み出しが
、最後のローデング後にすでに実行されたとするならば
、有限状態オートマトンＦＳＭＡはワイヤ６８上での信
号に応答し、それと同時に、それは、ワイヤ２１１上で
のパルスでもって、接続３５のオクテツトの８つのワイ
ヤの内容をレジスタＲＧＳ上にロードする。ここで、Ｃ
Ｆ４はワイヤ８７を非動作状態に置き、ＦＳＭＡはワイ
ヤ６８を非動作状態に置き、ＣＦ４は第２のオクテツト
を転送するためにワイヤ８７を再び駆動する。この構成
により、４つのオクテツトは、ワイヤ２１１，２１２．
２１３及び２１４上にパルスを持つＲＧ６．　ＲＧ７．
　ＲＧ８及びＲＧＱ上に引続いてロードされる。この時
点において、ＦＳＭＡは、ＯＲゲートＰ２３及びワイヤ
２２１を通して双安定フリップフロップＦＦ３を駆動す
るパルスをワイヤ２１９上に放出するとともに、双安定
フリップフロップＦＦ４を駆動するパルスをワイヤ２１
８上に放出する。ＦＦ３の内容は、全体としてステージ
・レジスタと呼ばれている双安定フリップフロップによ
り形成された湯上における新しい有効なデータの存在を
示す一方、ＦＦ４の内容は、全体として着信データ・レ
ジスタとして示されている先行するレジスタ」二におけ
るデータの存在を示している。

プロセッサはそのステータス・レジスタを読み、そして
その入力にデータ準備信号を見出したときには、関連せ
るデータ・レジスタを読む。かかる読出しは、　新しい
４−オクテツト語を連続してロードしそして状態レジス
タについての動作を繰り返すＦＳＭＡを通して行われる
。更に、そのプロセッサは、対応するレジスタ等々にお
けるデータの存在を制御するため状態レジスタを再度続
出。

バス３５のワイヤ３５ａは、図からも見られるように、
レジスタＲＧ９のローデングに対応しているセルの最後
のオクテツトの存在を合図し、もしもＦＳＭＡがこの判
定基準を異なる相において受信するならば、それはＦＦ
３及びＦＦ５をロードすることにより誤動作警報を合図
することになる。

受信されて、ワイヤ７３により運ばれる割当てられてい
ないラベル信号は状態レジスタのＦＦ３及びＦＦ８のロ
ーデングを実施する。

プロセッサからラインに向うセルの伝送に関しては、有
限状態オートマトンＦＳＭＢが、ワイヤ２２４を通して
ＦＦＴ上に、自由に出て行くデータ・レジスタの判定基
準をロードする一方、ＦＦ６上では、後で記述される混
雑状態、すなわち、下流通路でのその欠如を繰り返し、
ワイヤ２２２及び２２３を介してパルスを転送すること
によって、その型式の信号を運ぶワイヤからその変動を
受信する。状態レジスタを読むことにより、そのプロセ
ッサは最後に書き込まれたデータが前進されたことを確
認し、そのプロセッサは、新しいセルの初めの転送を開
始する前に、オートマトンＦＳＭＢの初期状態を強制す
る第４番目のアドレスにおける書込みを実行する。この
時点において、それはセル・レジスタＲＧ１１．ＲＧ１
２．ＲＧ１３．ＲＧ１４の初めの４オクテツトを含む語
を書込む。書込みサイクルの終りにおいて、ＦＳＭＢは
、ワイヤ２２９でもってレジスタ　ＲＧＩＩを可能化す
ると同時に、データ準備オクテツト信号をワイヤ２３７
上に置く。このオクテツトは８−ワイヤ接続２３８上で
可能化される。

その後、それはワイヤ２３９からのデータ捕獲信号を待
ち、その転送は普通に進み、そして引き続く３つのオク
テツトはワイヤ２２８，２２７゜２２６によりそれぞれ
可能化される。最初の転送が一旦終了すると、ＦＳＭＢ
はＦＦ７を再び駆動し、そのサイクルはその最後の語ま
で再びスタートし、最後のオクテツトにおいて、ＦＳＭ
Ｂは関連せる信号を形成するワイヤ２４３を駆動する。

以下の記載で利用される第６図はブロックＴＭＡの出力
区間の論理構成を表わしている。

インタフェースを意味しそして接続回路網から来るセル
はその入力区間で見られるのと同じ型式の対話を持つバ
イトによって伝送される。使用される回路網の型式に従
う各セルの第１のバイトは、セルがそれによって放出さ
れるインタフェースのコードであり、第２のバイトは行
き先終端ＴＭＡを到着インタフェースにおいて判定する
３ビツトのコードを運ぶ。

８−ワイヤ接続３００はセルオクテツトで運び、ワイヤ
３０１は各セルの最後のオクテツト上で能動な第９番目
のビットであり、ワイヤ３０２及び３０３はオクテツト
転送に対する制御信号を運び、最後に、ワイヤ３０４は
相互接続回路網のクロック信号を運ぶ。接続３０５は接
続３００及び第９番目のビットのワイヤ３０１にほかな
らず、９ビフト・レジスタＲＧ２０の入力に接続されて
いる。

接続３０５ａは、接続３０５の３つのワイヤにより形成
され、第２のオクテツト上で示されている終端位置に対
応している。

ここで、転送制御を実行する回路ＬＩＮは、インタフェ
ースの各初期化後及びセルの最後のオクテツトの信号の
接続回路網からの受信後での初期状態にあるので、それ
はワイヤ３０１を受け入れている。かかる状況の下で、
ワイヤ３０３上における信号はブロックＴＭＡに対して
無意味な最初のセル・オクテットの存在を示し、回路Ｌ
ＩＮはワイヤ３０２に応答せず、そのオクテツトは第２
図の分配回路ＤＩＳによって捕えられる。

引き続くオクテツトは、そのコードが接続３０５ａによ
って、伝送される終止コードを含む比較回路ＣＭ３に与
えられる終止を含むものである。もしも２つのコード間
に同一性があるとすると、ＣＨ２から出て行（ワイヤ３
０６は、その到着セルが終止に対するものであるＬＩＮ
へ連通し、ここから、ＬＩＮはその受信を可能化し、さ
もないと、ＬＩＮはワイヤ３００上に与えられるセルの
オクテツトに返答せず、ワイヤ３０１の判定基準のみを
使用して、そのセルの終りにおける初期状態に戻る。

受信される第２のオクテツトに関して、ＣＨ２がワイヤ
３０６を駆動する場合、回路１、ＩＮが駆動され、ワイ
ヤ３０７を通して、そのオクテツトと第９番目のビット
とをレジスタＲＧ２０上にロードし、ワイヤ３０２上で
データ捕獲信号に応答する。引続（オクテツトの到着に
おいて、ワイヤ３０７上におけるロードパルスは、接続
３０８を通して、９ビツト・レジスタＲＧ１９上に第１
の有用なオクテツトを運び、そしてレジスタ２０上に第
２のオクテツトを運び、それら２つのレジスタは前に進
められるべきセルのラベルを含んでいる。接続３０８及
び３０９ａは１３の有効なラベルビットを回路ＰＣＩへ
と運び、そこで、回路ＰＣＩは、この時点で、接続３１
０上に置かれる３つの冗長ビットを計算して、今では無
用な終止コードビットを置き換える。

レジスタＲＧ１９から出て行く接［３０９は、冗長性を
運ばない位置における５つのオクテツトワイヤから成る
接続３０９ａと、冗長性位置憾おける３つのオクテツト
・ワイヤから成る接続３０９　ｂと、第９番目のビット
であって、最後のセル・オクテットを合図する機能を持
つ接続３０９ｃとに細分割される。

マルチプレクサＭＸＲは一方で接続３１０を受け、他方
で接続３０９ｂを受けているので、ＰＣＩにより計算さ
れた冗長ビットか又はレジスタＲ１９上で受信されるビ
ットのいづれでも進める（接続３１４）ことができる。

ＭＸＲ指令は回路ＬＩＮからワイヤ３１１を通して到着
する。

そのセルは、常に９つのビットでもって、回路ＣＦ５　
（ワイヤ３１７，３１８，３１９を通してその状態を受
信し、特に、ワイヤ３１７は工っの出て行くセルの最後
のオクテツトを示す）によって制御されるＦＩＦＯメモ
リＦ１５に記憶されるようになっており、それは、ワイ
ヤ３１３を通して、オクテツトを受け入れるＦ１５に対
する可能性又はその欠如をＬＩＮに連通ずる。ワイヤ３
１３が承諾を与える場合、ＬＩＮはそのロードパルスを
ワイヤ３１２上でのＦ１５及びＣＦ５に連通し、かくし
て全セルについてのローデングが進行する。オクテツト
は、接続３１５を介して、それをワイヤ３１４及び３０
９ａでもって再構成するＦ１５に与えられ、最後のオク
テツトは、それがレジスタＲ１９に達したときに、ワイ
ヤ３０１上における第９番目のビットの作動により、更
に、引き続いて、ワイヤ３０９ｃの作動により示され、
かかる表示はＦ１５にロードされ、そしてＣＦ５へと連
通される。

出力マルチプレクサ上で伝送される予定の別なセル源は
、前に記述した並列インタフェース（第５図）を通して
プロセッサによって放出される信号セルから成っている
。ここで、セルのオクテツトは接続２３８上に放出され
、最後のオクテツトを示している第９番目のワイヤは２
４３であり、ワイヤ２３７はデータ準備を示し、そして
ワイヤ２４０は混乱状態を示す。

第６図において、接続２３８は、第９番目のビットのワ
イヤ２４３と一緒に、ＦＩＦＯメモリＦ１６からの入力
として受信される。メモリＦ１６は、ロードに関する限
り、データ準備（ロード指令）のワイヤ２３７を受けそ
してワイヤ帽３９を介してデータ捕獲信号を再び送る普
通の制御回路ＣＦ６を具備し、満杯にされたメモリの信
号はワイヤ２４０を経て伝送される。

補助入力から到着するセルは外部から到着する８−ワイ
ヤ接続３２１上でレジスタＲＧ１５によりじかに受信さ
れ、前記セルを進める方法については以下において検討
されよう。

回路ＦＳＭＵはセル出力を制御する有限状態オートマト
ンであって、その各種ソースを裁定し、その動作は、伝
送タイムベースであって、その受信に対するのと同様な
方法において、伝達手段によりサービス・オクテツトと
して使用される前記オクテツトに対する種々な周期的信
号を伝送ビット・クロック（ワイヤ３２２）、関連のオ
クテツト同期（ワイヤ３２３）及びマスク信号（３２４
）から得るブロックＢＴＴにより駆動される。

ＦＳＭＵの入力は、ＣＦ５から来てそしてＦＩ５に含ま
れているセルの伝送要請を運ぶワイヤ２０と、ＣＦ６か
ら到着しそしてＦＩ６に含まれているセルに対する類似
の要請を運ぶワイヤ３２５と、外部から来てそして補助
入力から来る可能なセルの伝送要請を運ぶワイヤ３２６
とから成っている。

ワイヤ３２７はタイムベースＢＴＴからの周期的パルス
（オートマトン・サイクル）を運び、ワイヤ３２４は、
オクテツトに先立って、有用なデータの伝送中断の要請
を合図して、サービス・オクテツトの前進を可能にする
マスクの周期的パルスである。ワイヤ３２８は、伝送さ
れつつあるセルを計数しそしてＮ個の伝送されるセルご
とに管理セルの伝送を要請するカウンタＣＴＳＵＰから
到着する。

ナンバーＮは好きなように設定可能であり、この場合に
は、１０２３である。最後に、ワイヤ３２９は、伝送さ
れるセル終端の判定基準を運び、伝送されたオクテツト
を計数するカウンタＣＴＸの計数終了の信号としてワイ
ヤ３３０上でそれを受信した後の有用な時点においてそ
れを同期させる双安定フリップフロップＦＦｌ０から来
る。

ＦＳＭＵの出力は、伝送されるべきセルがそこを通して
選択される４つの８−ビット通路を持つ出力マルチプレ
クサＭＸＵを制御するワイヤ３３１及び３３２と、後で
記述される４つの通路の出力レジスタのローデングに対
する可能化に対応するワイヤ３３３，３３４，３３５．
３３６と、伝送されるオクテツトのカウンタＣＴＸの同
期に関連していて、セルの伝送の始めに作動されそして
伝送されたセルのカウンタＣＴＳＬＩＰの前進を行わせ
るワイヤ３３７と、管理セルの伝送を可能化するり一ド
オンリメモリＲＯＭ　１に向うワイヤ３３８とから成っ
ている。

ＦＳＭｔｌが実行すべき機能は伝送されるべきセル源間
での裁定及び、マスク・ワイヤ３２４によって合図され
る間隔を自由にする出力ラインにより要求されるリズム
でのその同じセルのアンローデングである。ラインでの
セル流は連続しているので、−層の準備セルがないとき
にスタッフイング・セルを伝送する手段が設けられてい
て、ＦＳＭＵは周期的な監視セル伝送を与える。このた
めに、スタッフイング・セル（オクテツトによる）と、
監視セル及び他の回路の変動しない部分とを含むリード
オンリー・メモリＲＯＭ　１からなる第４のセル源が与
えられている。

ＦＩ５が少なくとも１つの完全なセルを含む場合、回路
ＣＦ５はワイヤ３２０を通してそれをＦＳＭＵに合図す
る。オートマトンＦＳＭＵは、伝送された先行せるセル
の信号をカウンタＣＴＸ　、　ワイヤ３３０、　ＦＦｌ
０及びワイヤ３２９から待ち、そしてもしもカウンタＣ
ＴＳＵＰからのワイヤ３２８が監視セルの伝送を要請せ
ずそして別な前の入力要請がないならば、その第２の入
力において、ワイヤ３４０を通して、タイム・ベースＢ
ＴＴからの律動的パルスを受信するへＮＯゲートＰ３５
を開くワイヤ３３３を駆動することによりセルの出力を
有効にする。

ワイヤ３５０上でＰ３５から出て行く各パルスは、８−
ワイヤ接続３１６を通してＦＩ５から出るオクテツトを
受信するレジスタＲＧ１Ｂのローデングを実施し、その
同じワイヤ上での、Ｉ’１５からのオクテツトのアンロ
ーデングと、次のものの出力における提示とを実施する
。それと同時に、ＦＳＭＵは、シフトレジスタＳＨ２の
並列・入力にオクテツトを提示する出力接続３５２に向
うＲＧ１８から到着する接続３５１の内容の通過を可能
にするように、４つの８−ビット通路を持つマルチプレ
クサＭＸｔｌの選択コードをワイヤ３３１及び３３２を
通して進める。タイムベースＢＴＴは、好都合な時間に
、ワイヤ３５３上でのパルスでもってかかるレジスタの
並列ローデングを実施する。その内容は、その後、ワイ
ヤ３２２を経て伝送モデムから到着するクロック・パル
スにより、ワイヤ３５４を通して非同期的出力マルチプ
レクサに向けて直列に転送される。

こうして伝送されたオクテツトは、ＡＮＤゲートＰ３７
及びワイヤ３５５を通してワイヤ３２３（オクテツト同
期）及び３２４　（マスク）からの関連せるパルスを受
信するカウンタＣＴχによって計数される。セル終了信
号は前にも述べたようにＦＳＭＵへと連通され、そして
ＦＳＭＵは、ＣＴＸをリセットしそしてワイヤ３３７を
通してＣＴＳＵＰを進めることによって応答する。

受け入れられた伝送の要請が、ＣＦ６からワイヤ３２５
を通して来て、状態ワイヤ３５９及び３６０によってＦ
ＩＦＯメモリＦ１６を制御するものである場合、動作は
先の場合と同様に進み、ＦＳｌ’ｌＵはＡＮＤゲートＰ
３２に向うワイヤ３３５を駆動し、ＭＸＵに向うワイヤ
３３１及び３３２は、ＲＧ１６から来て、メモリＦＩ６
をアンロードするワイヤ３５６によりロードされる８−
ワイヤ入力接続３６１を選択する。転送されるオクテツ
トは前と同様に計数される。

しかしながら、ワイヤ３２６を経て補助入力から到着す
る要請の状況は異なっている。この場合、そこにはＦＩ
ＦＯメモリはなく、ＦＳ門Ｕは、ワイヤ３３６゜ＡＮＤ
ゲートＰ３１及びワイヤ３６６を通してレジスタＲＧ１
５のローデングを可能化する一方、ワイヤ３３１及び３
３２を通して、その同じレジスタから来る接続人力３６
２上におけるＭＸＵを選択する。

可能化信号３３６及びクロック信号３４０は、転送され
るべきオクテツトがそこからレジスタＲＧ１５に向う接
続３２１上に送られる外部へと送られる。

残りは先行するケースと類似している。

もしも、セルの伝送終了において、カウンタＣＴＳＵＰ
がワイヤ３２８上に計数終了信号を放出するならば、Ｆ
ＳＭＵは管理セルの伝送を準備して、ＯＲゲートＰ３４
及びリードオンリメモリＲＯＭ　１に向うワイヤ３３４
を駆動するが、もしも伝送されるべきセルがそれ以上な
いとすると、ＦＳＭＵ３は、ＲＯＭ　１及びゲートＰ３
４に向けて、スタッフイング・セルを伝送するためにワ
イヤ３３８を駆動する。接続３３９はＣＴＸに含まれて
いる伝送におけるオクテツト・コードをＲＯＭ　１へ運
ぶ。

ＲＯＭ　１の出力は、その都度伝送されるべきオクテツ
トをマルチプレクサＭＸＣＶの５つの入力のうちの１つ
へと運ぶ８−ワイヤ接続３４４と、その間じＭＸＣＶへ
とそれら入力の選択コードを運ぶ３−ワイヤ接続３４３
と、カウンタＣＴＢをリセットするためのワイヤ３４２
と、ブロックＣＲＣに向う接続３４１とから成っている
。カウンタＣＴＢは、例えば、その入力における混雑の
ように不規則な状況が起るたびにＦＳＭ　８（第３図）
により発生されるワイヤ３６９　（第３図のワイヤ７３
）上でのパルスにより増分される１６ビントカウンタで
あり、ブロックＣＲＣは通常の１６ビツト冗長性発生器
であり、その発生器は、レジスタＲＧ１７に向って、Ｍ
ＸＣＶから出て行く８ビツト接続３４９から冗長性自体
を計算するデータを検索する８ビツトの平行性を有して
いる。接続３４１上において、ＲＯＭ　１は、ＭＸＣＶ
の２つの入力に向う接続３４５及び３４６上で２つのオ
クテツトへと分割される、計算及びその結果の放出に対
する始動信号を供給する。このマルチプレクサの最後の
２つの入力はＣＴＢの内容を形成する２つのオクテツト
に接続されている。

ゲートＰ３４から出て行くワイヤ３６７は、ＡＮＤゲー
トＰ３３及び接続３６８を通して、レジスタＲＧ１７の
ローデングを可能化する信号である。スタッフイング・
セルＰＳＭＵを放出するために、ここでの動作は、ワイ
ヤ３３１及び３３２上に、接続３６３を通してレジスタ
ＲＧ１７に接続されているＭＸＵの入力の選択コードを
置（。ＲＯＭ　１に記憶されていてしかも接ｂ’Ｅ３３
９．　　ワイヤ３３８及び３３４によりアドレス指定さ
れるオク、テントは、その後、接ａ３４４．　？ＩＸＣ
Ｖ、接続３４９．　ＲＧ１７　。

接続３６３．　ＭＸｔｌ、　、接続３５２．ＳＨ２及び
ワイヤ３５４に向けて伝送される。

ブロックＣＲＣは、管理セルの伝送のために駆動され、
２つのラベル・オクテツトが前と同様にＲＯＭ　１によ
り前方に進められ、次いで、ＣＴＢに含まれている２つ
のオクテツトが進められ、引続いて、ＲＯ）１１から来
る他のオクテツトが続き、最後に、そのセルの最後の２
つのオクテツトがブロックＣＲＣにより検索される。

第７図は、第２図でＣＯＮ　、　ＡＲＢ及びＤＩＳとし
て示されているブロックを表わしている。

この実施例における制御ブロックＣＯＮはマイクロプロ
セッサＴ４１４“トランスピユータ”に基づいているけ
れども、これは、従来の３２ビツトマイクロコンピユー
タでも使用できるので、限定的なものでない。ブロック
を特徴づけ、それを本来のものにし、この応用に適用さ
せ且つその一部として機能させるのは、メツセージがデ
ータ及び信号セルのものに等しいフォーマットを持って
いるので、かかるメツセージがそこを通して他の制御ブ
ロックと交換できる接続回路網の入力バス及び出力バス
に対する接続の可能性であり、それは、その同じ回路網
に向けて、そのインタフェースに接続されていない出力
マルチプレクサ上へと前方に進められるべき信号セルを
放出すると同時に、データセルをいづれかの加入者に向
けて放出する。

インタフェース終端に接続されているワルチブレクスに
関しては、同じ事が前に述べたバス及びインタフェース
を通して実行される。

前記特性はその接続回路網に接続されているインタフェ
ースにある制御全体を可能にし、高度な効率を呈する非
常に強力な通信手段を使用する制御マイクロプロセッサ
として作用する構成を達成する。

試験されるプロセッサと管理プロセッサとを含む通信リ
ングに対する端子は、管理メツセージとして統計的に均
一な分布を持たないが、すべてが唯−の点に向って行き
且つそこから来る管理メソセージの往来を分離された状
態に維持する目的をもって与えられており、この特性は
、周知のように、接続回路網の性能を劣化させることに
なる。

前に説明したものに関して、プロセッサに関連した部分
は周知なので、詳細な説明は省略する。

ブロックＴＳＰは、回路Ｏ５Ｃにより発生される５Ｍ）
Ｉｚのクロック信号をワイヤ４００から受信するマイク
ロプロセッサＴ４１４であり、接続４０１は内部アドレ
ス及びデータのための３２−ワイヤ・バスである。メモ
リ自体は回路ＰＧＣにより管理される４つのパリティ・
ビットにより制御されるので、メモリＤＲＡＭに向うバ
ス接続は３６−ワイヤ接続（４０２）になる。メモリＤ
Ｉ？へ門はグイナミソク・メモリであって、２メガバイ
トの容量を持ち、そのアドレスはバス４０１によって引
き出されて、そしてそのロードパルス（ワ・イヤ４０３
）がメモリ・サイクルの制御のためにマイクロプロセッ
サから出て行くサービス・ワイヤから成っている接続４
０４により引き出されるレジスタＲＡＸ上に登録される
。このレジスタの出力は、メモリ・アドレスの行及び列
の一部及びそれが関与するメモリ・バンクを示している
アドレスの一部である３つの接続４０５，４０６，４０
７へとグループ化される。初めの２つの接続はマルチプ
レクサＭＬＩＢ及び接続４０８を通してメモリＤＲＡＭ
Ａこ送られ、接続４０７は、メモリ限界の有り得る侵害
を制御し、制御ワイヤ４０４の受け入れに際して、ＤＲ
ＡＭ＆こ向う制御信号を接続４０９上に発生する回路Ｄ
Ｍ？’ｌに送る。マルチプレクサＭＯＢは接続４０４に
属しているワイヤ４１０により制御され、ＤＭＭから出
るワイヤ４１１は、選択されたアドレスがＬＭＲに含ま
れている２つの内部レジスタの１つに対応するときに回
路ＬＭＲ及びＰＡＬＳに連通し、逆に、ワイヤ４１２は
ＬにＲに対するメモリ境界の有り得る違反を示している
。

回路ＬＭＲは、パリティエラーの表示を接続４１３上で
受信し、そして接続４１４を通して、内部バス４０１の
低いオクテツトに接続されている。実際問題として、バ
ス４１５は、その電気的レベルがトランスレータＴＣＶ
　２によって回復されるバス４０１である。ＬＭＲは、
そこにすでに調べられた型式の記録された有り得るエラ
ーとオートマトン状態フラグとがある２つの８−ビット
・レジスタを含み、かかるレジスタはマイクロプロセッ
サにより読出し且つ書込まれ、このために、ＬＭＲは制
御ワイヤ４０４を受け入れている。ＬＭＲは、ワイヤ４
２２を通して、ワイヤ４１８上の信号に応答するＴＳＰ
へとエラー状況の存在を合図する。ＴＳＰからＬ？ｌＲ
に至るワイヤ４１７は同じＴＳＰから得られる２０Ｍｔ
ｌｚクロックを運び、接続４１９は、ＴＳＰから到着す
るワイヤ４２０によって近づける光学的デイスプレィＬ
ＥＤへと警報信号、つまり、マイクロプロセッサ自己診
断警報を運ぶ。

回路ＰＡＬＳはブロックＴＭＡに対する対話、並びに内
部レジスタとの対話に対する双方向セパレータＴＣＶ　
２の可能化を制御する。その人力は、ワイヤ４０４、ワ
イヤ４０１及びユニットＴ？’ｌＡから到着するワイヤ
４２４（第３図ではワイヤ４７として示されている）で
あり、そしてその仕事は、セパレータＴＣＶ　１及びＴ
ＣＶ　２に対する可能化信号を発生することであって、
接続されたユニットＴＭＡ上にある場所へのアクセス中
にＴＳＰに向うワイヤ４２３上における判定基準（メモ
リ・サイクルのスローダウンを生じさせる）を待ってい
る。

また、ブロック制御は外部から到着するりセント・ワイ
ヤ４２６を含み、そのワイヤ４２６は、制御ワイヤ４０
４と一緒に、セパレータＤＰＩを通してブロックＴＭＡ
にも送られる。それらの出力において、それらはワイヤ
４２７及び４２５としてそれぞれ示され、そして第３図
ではワイヤ４２゜４５．４６．４７として示されている
ワイヤを含んでいる。そのブロックの内側において、ワ
イヤ４２６はＴＳＰに送られ、ＴＳＰはそれをその初期
構成のために使用する。このために、そこには構成情報
を含むリードオンリーメモリＰＲＣがあり、その初期化
相中、ＴＳＰはバス４０１．ＲＡＸ＆び接続４０５を通
してそのメモリをアドレス指定し、そこから、ワイヤ４
３５上での内容を受信する。

ＬＭＲから出て行くワイヤ４２１は特定のオートマトン
・フラグの使用に依存し、それについては以下詳細に記
述されよう。

ＴｉＩ４“トランスピユータ”プロセッサが使用されて
いるここでの実施例の場合、マイクロプロセッサとの情
報の交換に対しては４つの双方向ライン４２９，４３０
，４３１，４３２が利用されており、各ラインは、マイ
クロプロセッサ自体についての技術的出版物において記
述されている周知の対話プロトコルに従った１対のワイ
ヤ（伝送方向当り１つ）からなっている（かかるライン
はいづれかのマイクロプロセッサとの通常のインタフェ
ースによって得られる）。

この場合、こうしたラインのうちの３つは双方向セパレ
ータＤＲ３及び６−ワイヤ接続４３６を通して外部から
利用できそして、例えば、管理プロセッサに向うリング
接続を履行するために使用され、第４番目、すなわち、
対４２９は、セルの形態を持つメツセージを接続回路網
から受けそしてその回路網に向けて伝送するのに使用さ
れる。

このために、それは、市販品として入手できる直列−並
列変換器であって、マイクロプロセッサの直列ラインを
取扱う回路ＬＡＤに接続されている。

ＬＡＤはワイヤ４００上でその動作のためのクロック信
号を受信する。

制御部が接続網に向けてセルを放出しようとする場合、
それは、その第１のオクテツトを、ＬＡＤに向かう対の
出力ワイヤ上に伝送し、そのＬＡＤはそのオクテツトを
、回路ＣＦ７により制御されるＦＩＦＯメモリＦ１７に
向けて８−ワイヤ接続上に並列に置く一方、その回路Ｃ
Ｆ７に向けて、オクテツト・ロード要請をワイヤ４３９
上に送出する。

もしもそのメモリが全セルを含むことができるならば、
ＣＦ７は、ワイヤ４７８上におけるパルスを通してオク
テツトのローデングを発生して、ワイヤ４４０上でＬＡ
Ｄに応答する。このことは１つだけの最後のオクテツト
まで繰り返され、最後のオクテツトに関する限り、先行
するケースにおいて既になされたものとしてそれを合図
することが必要である。このために、そこには、ＬＭＲ
にあるオートマトンフラグの１つから到着するワイヤ４
２１がある。プロセッサはまず始めにこのフラグを駆動
し、それからＦ１７へとロー下されるべき最後のオクテ
ツトを与え、そのロードの後でフラグがリセツトされる
。

この時点において、回路ＣＦ７は裁定回路に提示される
要請である準備セル判定基準をワイヤ４４３上に与え、
そのセルは連動せるユニッ１−ＴＭＡから到着するセル
と同時にその接続回路網の入力へと進められる。

ワイヤ４４３はかかる要請を、ユニットＴＭＡによりな
された同類の要請を接続４４６上で受信するレジスタＲ
Ｇ２５の入力に与える。ここから、前記接続は７つまで
の多くのワイヤによって形成され、各ＴＭＡで考慮され
るワイヤは第３図での８０にて示されるものである。レ
ジスタＲＧ２５は、相互接続回路網により捕えられるオ
クテツトの判定基準及びその回路網により与えられる最
後のオクテツトの判定基準を入力として持つＡＮＤゲー
トＰ４０から到着するワイヤ４４７を受け入れ、第１の
ものはワイヤ４５８．受信器ＲＣ２，ワイヤ４５０から
到着し、第２のものは、ワイヤ４４９がそこから受信器
ＲＣ４を通して引き出される接続回路網に向う９−ワイ
ヤ接Ｍ４６１から到着する。ワイヤ４５９．受信器ＲＣ
１、ワイヤ４４８から到着する接続回路網のクロック信
号はＲＧ２５のローデングのためにも使用される。かく
して、セル前進要請並びに進めらける先行セルの判定基
準はレジスタＲＧ２５の出力上における回路網クロック
と同期される。

双安定フリップフロップＦＦ９及びＦＦｌ０は、回路網
クロック期間にわたって続く、その裁定を可能にする信
号をワイヤ４５４上に発生する機能を持ち、このために
、前のセルの終りの判定基準の入力に対応する出力ＲＧ
２５は、その制御入力が固定の低レベルに固定されてい
るＦＦ９人力へとワイヤ４５１を経て送られる。ワイヤ
４５１が作動される場合、ワイヤ４５４は調べられた判
定基準を与えるが、ワイヤ４５３は次のクロックパルス
上におけるＦＦ９のアイドル状態への復帰をセットし、
後者は、ワイヤ４５２を通してＦＦ９をリセソトするＦ
Ｆｌ０上に低いレベルをロードする。

２つの回路ＲＭＲ１及びＲＭＲ２は、出力上にレジスタ
を持ち、裁定状態オートマトンを履行し、そしてＲＧ２
５から到着する接続４５５上における接続回路網に対す
るアクセス要請と、ワイヤ４５４上での考慮される可能
化と、内部状態とを入力において受信し、可能化されて
そしてその出力により人力へと再び送られるソースの情
報をも運ぶリードオンリー・メモリである。どのメモリ
が能動にある（インバータＩＮＶ及びワイヤ４５７を通
してＲＭＲ１及びＲＭＲ２の出力の可能化を駆動するこ
とによる）のかを弁別する出力におけるワイヤ４５６は
、Ｆ１７がそのデータを前に進めるために認可されると
きを示している。３−ワイヤ接続４４５は、接続４４４
を介して接続されたＴＭＡへとその可能化信号を進める
ＤＲＶ　１により復号され、ここから、前記接続は参照
番号７９　（第３図）によって示されているワイヤによ
り形成されている。

ワイヤ４５６がワイヤ４４５上での要請により駆動され
る場合、ワイヤ４７９上でのパルスでもって回路網クロ
ック４４８を受信する制御回路ＣＦ７は、接続４８０を
通して、レジスタＲＧ２１のローデング及びそのレジス
タ自体上におけるＦＩＦＯメモリＦＩ７のアンローデン
グを発生する。

そのレジスタ出力は、接続４６２及びセパレータＤＩ？
Ｖ　２を通して、その回路網に向う接続４６１へと運ば
れる。ワイヤ４６３．ずなわち、接続４６２の第９番目
のビットは最後のセル・オクテットの伝送をＣＦ７へと
連通し、ワイヤ４５０及び４８１（送信器ＴＲＩを横切
って、４６０になる）はデータ準備及びデータ捕獲信号
ワイヤである。

９−ワイヤ・バス４７５は接続回路網から到着し、対話
ワイヤ４７６及び４７７　（それぞれ、データ準備及び
データ捕獲）と−緒に、ＩＣＭに対して出て行くセル（
第９番目のワイヤは常に最後のオクテツトの表示器と同
じ意味を持っている）を運ぶ。前にも述べたように、か
かるセルは３３のオクテツトから成り、そのうちの最初
のものは、そのアドレスが制御プロセッサであるときに
のみ有用なセンダーすなわち送出器ＩＣＭを示し、第２
のオクテツトは到着するＩＣＭ　（プロセッサ又は特定
の終端）の内側におけるアドレスｑ・コードを運ぶ。

明瞭化のために第２図に藻中化されて示されている分配
機能Ｄｉｓは実際に、出力バス（第２図での８として表
示され、ここから、接続４７５．ワイヤ４７６及び４７
７の全体から成っている）上に分配され、実際問題とし
て、各終端は、既に述べたように、そのバス上を通過す
るセルを検査し、そのアドレスは、その接続回路網との
対話を実施するそのデータをそのバスから抽出する。そ
の制御は、ここでは各到着するセルの最初のオクテツト
（センダーＩＣＭを示す）を記録することが必要である
ことを除いて、同様にふるまう。

初期リセットと最後のオクテツトの判定基準とは、制御
回路ＣＦ８を遊びの状態に置く。この状況において、デ
ータ準備信号がその回路網からワイヤ４７６、受信器Ｒ
Ｃ３及びワイヤ４７４を通して到着する場合、関連せる
オクテツトは、ワイヤ４７０上のパルスを通し且つ、接
続４７５．受信器ＲＥＣ１及び接続４７２を通して、レ
ジスタＲＧ２４上にＣＦ８によりロードされる。ワイヤ
４７１上での能動レベルは、データ捕獲返答を示すパル
スを、エミッタすなわち放出器ＴＲ２を通してワイヤ４
７７へと通過させる。その動作は第２のオクテツトにお
いて繰り返され、最初のオクテ・７トは接続４６８を通
してＲＧ２３上に転送され、第２のオクテツトはレジス
タＲＧ２４上にロードされる。この時点におてい、接続
４６９はセル行き先コードを制御回路ＣＦ８に運ぶ。も
しもセルがプロセッサに対するものでないとすると、そ
れ以上のロードは実行されず、返答がワイヤ４７７上に
与えられず、ＣＦ８はワイヤ４７３上における最後のオ
クテツトの表示を待って、その初期の状態に戻る。

しかしながら、もしもそのセルがプロセッサに対するも
のであるとすると、ＣＦ８は、最初のオクテツトに対す
るものとして応答し、更にワイヤ４６６上におけるパル
スを通して、そのセルを記憶する有用なＦＩＦＯメモリ
であるＦ１ａにレジスタＲＧ２３の内容のローデングを
実施する。かくして、全セルはワイヤ４７３上に最後の
オクテツト信号までロードされ、それから、ＲＧ２４及
ｖＲＧ２３上にある最後の２つのオクテツトはＦ１ａに
ロードされる。

Ｆ１ａにあるセルは、ワイヤ４４２を介して、ワイヤ４
４１に応答する既に調べられた回路ＬＡＤへとＣＦ８に
よって合図され、回路ＣＦ８は、ワイヤ４６５を通して
、レジスタＲＧ２２のローデング信号及びメモリＦ１８
のアンローデング信号を与える。かくして、そのオクテ
ツトは、接続４６３ＲＧ２２　、接続４３８を通して、
Ｆ１ａによりＬＡＤへと転送される。ワイヤ４６４は最
後のセル・オクテットの発生された転送をＣＦ８へと連
通ずる。

もしも接続回路網により提示されたセルがいづれかのＴ
ＭＡによる返答を受信せず、そのプロセッサに対するも
のでない（コード又は経路指示エラーに対して生じた場
合）とすると、制御回路ＣＦ８は接続回路網での出力ブ
ロックを回避するために介入する。ＣＦ８は、パルスを
Ｆ１ａにロードすることのみを除いて、プロセッサに対
するセルをロードするために使用されたのと同じ指令を
使用することによりそのセルをアンロードする。

以上記述された内容は限定的でない例により与えられ、
当業者においては、本発明の範囲から逸脱することなし
に、幾多の変更及び修正が可能であろう。

【図面の簡単な説明】

第１図はラベル・スイッチング及び制御インタフェース
の挿入方式を示している図； 第２図は内部インタフェース構成のブロック図；第３図
は、第２図でＴＭＡとして示されているブロックの入力
区間の図； 第４図は、第３図でＬＭＰとして示されているマイクロ
プログラム・ロジックの図； 第５図は、第２図でＴＭＡとして示されているブロック
の並列インタフェースの図； 第６図は、第２図でＴＭＡとして示されている伝送区間
の図； 第７図は、第２図でＡＲＢ　、　ＣＯＮ及びＤＩＳとし
て示されているブロックの図である。 １：マルチプレクス、２：ＮＷＤの入力ハス、３゜４．
７：バス、５，６；接続、８：、・ＮＷＤの出力バス、
門Ａ　ニブロック、ＡＲＢ　　：裁定回路、ＮＷＤ　　
：多重スイッチング回路網、ＤＩＳ　　：分配回路網、
Ｃ０Ｎ＝共通制御回路。

Claims (6)

【特許請求の範囲】
1. （１）異なるセルに関連したパケットすなわちセルは、
   それらが双方向非同期マルチプレクス（１）上で利用で
   きるようになるにつれて、進められるようになっている
   非同期高速パケットスイッチングのためのラベル・スイ
   ッチング及び制御インタフェースにおいて、複数の前記
   双方向非同期マルチプレクスは、高速セル処理を実行す
   る同じ数のブロック（ＴＭＡ）に接続され、裁定回路（
   ＡＲＢ）の及び第１のバス（７）の制御の下で多重スイ
   ッチング回路網（ＮＷＤ）の入力バス（２）に、そして
   分配回路網（ＤＩＳ）及び第２のバス（４）を通して前
   記回路網の出力バス（８）に接続され、共通制御回路（
   ＣＯＮ）は、第１の接続（５）及び前記裁定回路（ＡＲ
   Ｂ）を通してそのスイッチング回路網をアクセスする各
   ブロック（ＴＭＡ）に、第３のバス（３）を通して接続
   され、そしてその逆に、前記回路網は、前記分配回路網
   （ＤＩＳ）及び第２の接続（６）を通して前記共通制御
   回路（ＣＯＮ）をアクセスすることを特徴とするラベル
   ・スイッチング及び制御インタフェース。
2. （２）前記ブロック（ＴＭＡ）は着信区間を含み、該着
   信区間は： データ流（１）でのセル位置を検出する回路（ＳＨ１、
   ＲＧ１、ＲＧ２、ＣＲ１、ＦＳＭ４、ＣＴ１）と；デー
   タ・セルを信号、管理、スタッフイング及び補助流セル
   から分離し、ラベル・スイッチングを実行し、そして前
   記スイッチング回路網（ＮＷＤ）に対する自己経路指示
   コードを加える回路（ＲＧ３、ＭＥＭ、ＬＵＭ）と； 前記スイッチング回路網へのセル・オクテットの前進を
   制御し、そしてサービス・クラスの機能において一時的
   に記憶するための回路（ＦＳＭ８、ＭＵＩ、ＦＩ１、Ｃ
   Ｆ１、ＦＩ２、ＣＦ２）と；多点接続部に対するセルを
   記憶し、その同じセルを要請された回数にわたって再伝
   送するための回路（ＬＭＰ、ＭＥＭ、ＣＡＢ、ＦＩ３、
   ＣＦ３）と； 前記スイッチング回路網へと送られる予定のセル源（Ｆ
   Ｉ１、ＦＩ２、ＦＩ３）間における裁定回路（ＡＲＵ）
   と； プロセッサ（ＴＳＰ）に対するセル及び前記プロセッサ
   によるメモリ（ＭＥＭ）へとアクセスに対するインタフ
   ェース（ＣＭ１、ＲＧ４、ＡＢＭ、ＴＲ１）のための一
   時的メモリ（ＦＩ４、ＣＦ４）と； その補助流のセルの放出に対する補助出力のインタフェ
   ース（ＣＵＡ、ＲＧ５）とから成っていることを特徴と
   する請求項１記載のラベル・スイッチング及び制御イン
   タフェース。
3. （３）前記ブロック（ＴＭＡ）はマイクロプログラム・
   ロジックを含み、前記ロジックは： マルチプレクス及びデマルチプレクス回路（ＭＸＡ、Ｍ
   ＸＢ、ＤＲ３、ＤＲ４、ＤＲ５、ＤＲ６）を通して内部
   バス（２２）に接続された入力及び出力レジスタ（ＲＧ
   Ａ、ＲＧＢ、ＡＣＣ）を持つ演算論理ユニット（ＡＬＵ
   ８）と； 前記メモリ（ＭＥＭ）の出力バス（２１）に接続される
   特定のオペランドに対するレジスタ（ＲＧＣ、ＲＧＤ、
   ＲＧＥ）と； マイクロプログラム・メモリ（ＲＯＭ）と、関連レジス
   タ（ＲＰＬ）と、そして調整ジャンプ（ＭＸＳ）に対す
   るマルチプレクサ及び試験中ビット（ＭＸＴ）に対する
   マルチプレクサを持つ順序付け回路（ＳＥＱ）と； 処理されたセルのラベルを一時的に記憶するためのレジ
   スタ（ＲＡＤ）とから成っていることを特徴とする請求
   項１記載のラベル・スイッチング及び制御インタフェー
   ス。
4. （４）前記ブロック（ＴＭＡ）は、入力セルをプロセッ
   サに対するメッセージに変換し、またその逆に、プロセ
   ッサ・メッセージをそのライン上に送出するセルに変換
   するための並列インタフェースを含み、該インタフェー
   スは； 前記プロセッサに信号を与えるための制御回路（ＦＳＭ
   Ａ）と： データ・レジスタ（ＲＧ６、ＲＧ７、ＲＧ８、ＲＧ９）
   と； 状態レジスタ（ＦＦ３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ
   ７、ＦＦ８）と； 前記プロセッサから来る流れを制御するための回路（Ｆ
   ＳＭＢ）と； 前記プロセッサに対するデータレジスタ（ＲＧ１１、Ｒ
   Ｇ１２、ＲＧ１３、ＲＧ１４）と、 前記プロセッサにより制御されるアドレス指定回路（Ｃ
   Ｍ２、ＲＧ１０）とから成っていることを特徴とする請
   求項１記載のラベル・スイッチング及び制御インタフェ
   ース。
5. （５）前記ブロック（ＴＭＡ）は伝送区間を含み、前記
   伝送区間は： 前記プロセッサ・レジスタ（ＲＧ１１、ＲＧ１２、ＲＧ
   １３、ＲＧ１４）から到着するセルに対する一時メモリ
   （ＦＩ６、ＣＦ６、）と： ブロック自体（ＴＭＡ）に対するセルを選択し且つラベ
   ル冗長性を計算する回路（ＭＸＲ、ＲＧ１９、ＲＧ２０
   、ＰＧ１、ＬＩＮ、ＣＭ３）により先導され、そのライ
   ン上で進められる予定のスイッチング回路網から到着す
   るセルに対する一時メモリ（ＦＩ５、ＣＦ５）と； スタッフイング・セル及び管理セルの発生器（ＲＯＭ１
   、ＣＴＢ、ＣＲＣ、ＭＸＣＶ）と；伝送及び裁定につい
   ての制御回路（ＦＳＭＵ、ＣＴＳＵＰ、ＣＴＸ、ＦＦ９
   、ＦＦ１０）と； 補助流のセルのオクテットを受信するためのレジスタ（
   ＲＧ１５）、前記一時メモリ（ＦＩ６、ＣＦ６）を通し
   てプロセッサから到着するセルのオクテットを受信する
   ためのレジスタ（ＲＧ１６）、前記発生器（ＭＸＣＶ）
   から到着する管理及びスタッフイング・セルを受信する
   ためのレジスタ（ＲＧ１７）、前記一時メモリ（ＦＩ５
   、ＣＦ５）を通して前記スイッチング回路網から到着す
   るデータ・セルを受信するためのレジスタ（ＲＧ１８）
   、前記レジスタの出力を受信するためのマルチプレクサ
   （ＭＸＯ）、そしてそのライン上で前記オクテットを伝
   送するためのシフトレジスタ（ＳＨ２）を含む伝送回路
   とから成っていることを特徴とする請求項１記載のラベ
   ル・スイッチング及び制御インタフェース。
6. （６）前記裁定回路（ＡＲＢ）は： 前記ブロック（ＴＭＡ）及びプロセッサにより前記スイ
   ッチング回路網へとセルを前進させることについての要
   請と、裁定アルゴリズムに従っての対応する可能化信号
   の放出とを受信するための論理回路（ＲＭＲ１、ＲＭＲ
   ２、ＲＧ２５）と：プロセッサとスイッチング回路網と
   の間でのインタフェース機能を持つ一時メモリ回路（Ｆ
   Ｉ７、ＣＦ２、ＲＧ２１）と； 前記スイッチング回路網とプロセッサとの間でのインタ
   フェース機能及び該回路網から出る流れの制御機能を持
   ち、現在のブロック（ＴＭＡ）によるか又は前記プロセ
   ッサにより受け入れられないセルを前記スイッチング回
   路網からアンロードする一時メモリ回路（ＦＩ８、ＣＦ
   ８、ＲＧ２２、ＲＧ２３、ＲＧ２４）と； 入り来る及び出て行く流れを並列から直列に及び直列か
   ら並列に変換するための変換器（ＬＡＤ）とを含んでい
   ることを特徴とする請求項１記載のラベル・スイッチン
   グ及び制御インタフェース。