JPH02150068A - Double diffused mosfet - Google Patents

Double diffused mosfet

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JPH02150068A
JPH02150068A JP30361388A JP30361388A JPH02150068A JP H02150068 A JPH02150068 A JP H02150068A JP 30361388 A JP30361388 A JP 30361388A JP 30361388 A JP30361388 A JP 30361388A JP H02150068 A JPH02150068 A JP H02150068A
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JP
Japan
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gate
effective channel
channel length
type
window
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Pending
Application number
JP30361388A
Other languages
Japanese (ja)
Inventor
Yoshihiko Nagayasu
芳彦 長安
Hajime Tada
多田 元
Kazuhiro Tsuchiya
和広 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
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Publication of JPH02150068A publication Critical patent/JPH02150068A/en
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE:To form a double diffused MOSFET having characteristics of high breakdown strength and highly saturated current by specifying in view of the edge shape of a gate or effective channel lengths of parts thereof. CONSTITUTION:An n-type epitaxial layer 3 to become a drain-drift region is grown on a substrate 1. A drain wall 4 is so formed as to be brought into contact with an n-type buried layer 2. Polysilicon gate 10 is formed on a gate oxide film 5. The gate 10 has an oblong rectangular window 10a is covered with a P-type channel layer 11 through the window 10a and a resist mask 13 on the corners of the window 10a, and implanted with N-type impurity to be diffused to form a source region 12. The effective channel length of the corner is L'c1, which is longer than the effective channel length Ll at its linear part, thereby forming he enlarging margin of a depleted region (shown by a shaded part) so that a punch-through at a low voltage scarcely occurs.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二重拡散MO3FET (以下DMO8とい
う)に関し、特に、高耐圧と高飽和電流を両立させる構
造に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a double-diffused MO3FET (hereinafter referred to as DMO8), and particularly to a structure that achieves both high breakdown voltage and high saturation current.

C従来の技術〕 例えば、縦形のDMO3は、第5図(ハ)に示すように
、p形層板1にn形埋込層2を形成し、その上にn形エ
ピタキシャル層3を設け、このn形埋込層2に接するよ
うにドレインウオール4を形成した後、ゲート酸化膜5
とポリシリコンゲート6を設けて、このポリシリコンゲ
ート6をマスクとしてその方形窓6aがp形拡散を行い
チャネル層(ボディ)7を、次にn形拡散でソース領域
8を夫々セルファラインで順に形成したものである。
C. Prior Art] For example, in a vertical DMO 3, as shown in FIG. After forming a drain wall 4 in contact with this n-type buried layer 2, a gate oxide film 5 is formed.
A polysilicon gate 6 is provided, and using this polysilicon gate 6 as a mask, the rectangular window 6a undergoes p-type diffusion to form the channel layer (body) 7, and then n-type diffusion to form the source region 8, respectively, using a self-alignment line. It was formed.

このDMO3におけるセル基本構造としては、第1図(
a)に示す如く、ポリシリコンゲート6に縦横に整列さ
せて、方形窓6aを抜いたものとされている。
The basic cell structure in this DMO3 is shown in Figure 1 (
As shown in a), polysilicon gates 6 are aligned vertically and horizontally, and rectangular windows 6a are removed.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかしながら、二重拡散工程において第5図(a)中、
丸で囲む角部を第6図(a)に拡大して示すと、第1ス
テツプのチャネル層7の横方向拡散長と第2ステツプの
ソース領域8の横方向拡散長との差である実効チャネル
長は、ゲート6の端縁の直線部にふいてはIIであるの
に対し、それらが直交する角部にふいてはL!より短い
LC,である。これは、横方向拡散に寄与する角部の不
純物総量が直線部のそれに比して少ないため、チャネル
層7とソース領域8の横方向拡散長が共に短くなるので
、結果として角部の実効チャネル長Lc+は直線部の実
効チャネル長Llより短くなるからである。そして、角
部におけるチャネルのピーク濃度Npc+は直接部のピ
ーク濃度Nplより小さくなっている。
However, in the double diffusion process, in FIG. 5(a),
When the circled corner is enlarged and shown in FIG. 6(a), the effective value is the difference between the lateral diffusion length of the channel layer 7 in the first step and the lateral diffusion length of the source region 8 in the second step. The channel length is II in the straight part of the edge of the gate 6, while it is L! in the corner part where they intersect perpendicularly. LC, which is shorter. This is because the total amount of impurities at the corners that contribute to lateral diffusion is smaller than that at the straight parts, so the lateral diffusion lengths of the channel layer 7 and source region 8 are both shortened, resulting in an effective channel at the corners. This is because the length Lc+ is shorter than the effective channel length Ll of the straight portion. The peak concentration Npc+ of the channel at the corner is smaller than the peak concentration Npl at the direct portion.

また、第6図(b)に示す如く、別のゲート形状を採用
したゲート6の端縁の円弧部における実効チャネル長L
C,は、上記と同様の理由によって角部の実効チャネル
長IIより長いものの、直線部L1に比してやはり短く
、 ピーク濃度N1)C2も小さい。
Moreover, as shown in FIG. 6(b), the effective channel length L at the arcuate portion of the edge of the gate 6 adopting a different gate shape
Although C, is longer than the effective channel length II of the corner portion for the same reason as above, it is still shorter than the straight portion L1, and the peak concentration N1)C2 is also small.

このように、ゲート6自身に対して凹の端縁を有し、そ
の曲率が大になればなるほど、実効チャネル長が直線部
のそれに比して短くなるが、例えば第7図に示す如く、
角部における短い実効チャネル長LC,の場合、耐圧特
性に大きな影響を与える。即ち、p形のチャネル層7と
ドレイン−ドリフト領域としてのn形エピタキシャル層
3とが逆バイアスされ、ドレイン−ソース電圧が上昇す
ると、第7図中斜線で示す空乏領域が両方に拡大し、チ
ャネル層7内の空乏領域がソース領域8に接し、バンチ
スルーを惹起させる。このパンチスルー勅書が耐圧を決
定するが、その耐圧は短チャネルになるにつれ低くなり
、またチャネル層7内の不純物濃度が小さくなるにつれ
低くなる。同一のプロセスで形成した0MO3であって
も、ゲート端縁の形状によって耐圧は異なり、例えば、
ゲート端縁の直線部における耐圧B vosは160■
で、円弧部では130vであり、また角部では80Vで
ある。
In this way, the gate 6 has a concave edge with respect to itself, and the larger the curvature, the shorter the effective channel length is compared to that of the straight part. For example, as shown in FIG.
In the case of a short effective channel length LC at the corner, the withstand voltage characteristics are greatly affected. That is, when the p-type channel layer 7 and the n-type epitaxial layer 3 serving as the drain-drift region are reverse biased and the drain-source voltage increases, the depletion region indicated by diagonal lines in FIG. 7 expands in both directions, and the channel The depletion region in layer 7 contacts source region 8, causing bunch-through. This punch-through letter determines the breakdown voltage, which decreases as the channel becomes shorter and as the impurity concentration in the channel layer 7 decreases. Even if 0MO3 is formed in the same process, the breakdown voltage will differ depending on the shape of the gate edge. For example,
The withstand voltage B vos at the straight part of the gate edge is 160■
The voltage is 130V at the arc portion, and 80V at the corner portion.

一方、飽和電流10(set)は実効チャネル領域の不
純物濃度を下げることにより高くすることができるが、
不純物濃度を下げると、耐圧も低下する。
On the other hand, the saturation current 10(set) can be increased by lowering the impurity concentration in the effective channel region.
Lowering the impurity concentration also lowers the breakdown voltage.

実効チャネル領域の不純物濃度と耐圧BVDS、飽和電
流10(set)との間には、第8図に示す相互関係が
成立しており、したがって高耐圧且つ高飽和電流の0M
O3の実現が困難であった。
The interrelationship shown in FIG. 8 is established between the impurity concentration of the effective channel region, the breakdown voltage BVDS, and the saturation current 10 (set).
It was difficult to realize O3.

そこで、本発明の課題は、ゲートの端縁形状又はその各
部の実効チャネル長を勘案して規定することにより、高
耐圧で高飽和電流の特性を持つ二重拡散MO3FETを
提供することにある。
Therefore, an object of the present invention is to provide a double-diffused MO3FET that has characteristics of high breakdown voltage and high saturation current by taking into consideration the edge shape of the gate or the effective channel length of each part thereof.

〔課題を解決するための手段〕[Means to solve the problem]

上記課題を解決するために、本発明が講じた手段は、ゲ
ート端縁が直線部とゲート自身に対して凹の曲率部をを
するようなゲート形状とすると共に、その曲率部の実効
チャネル長を直線部のそれ以上の長に設定したものであ
る。
In order to solve the above problems, the present invention takes measures such that the gate edge has a straight part and a concave curved part with respect to the gate itself, and the effective channel length of the curved part is is set to a longer length than that of the straight part.

別の手段としては、ゲート端縁に亘る実効チャネル長の
制御を排除するために、ゲート端縁がそのゲート自身に
対して凹又は凸で曲率一様の曲率部のみからなるゲート
形状を選定したものである。
Another method is to select a gate shape in which the gate edge is concave or convex with respect to the gate itself and consists only of a curvature portion with uniform curvature, in order to eliminate control of the effective channel length across the gate edge. It is something.

〔作用〕[Effect]

ゲート端縁が直線部と凹の曲率部を有するゲート形状を
選択した場合であっても、曲率部の実効チャネル長が直
線部のそれ以上の長さであるから、曲率部の実効チャネ
ルの耐圧が直線部のそれ以下になることがなく、実質的
に局部的に存在する曲率部における耐圧で全体の耐圧が
制限されることなく、結果として高耐圧を得ることがで
きる。またかかる曲率部での耐圧低下防止を前提として
、平均的に実効チャネル長を従前に比しである程度短縮
可能で、これにより高い飽和電流特性を得ることができ
る。
Even if a gate shape is selected in which the gate edge has a straight part and a concave curved part, the effective channel length of the curved part is longer than that of the straight part, so the withstand voltage of the effective channel of the curved part is is never lower than that of the straight portion, and the overall withstand voltage is not limited by the withstand voltage in substantially locally existing curved portions, and as a result, a high withstand voltage can be obtained. Furthermore, on the premise of preventing a drop in breakdown voltage at such a curved portion, the average effective channel length can be shortened to a certain extent compared to the conventional one, thereby making it possible to obtain high saturation current characteristics.

ゲート端縁がそのゲート自身に対して凹又は凸で曲率一
様の曲率部のみからなるゲート形状を選定した場合には
、通常プロセスによって実効チャネル長が実質的に同一
のチャネルを自動的に得ることができる故、局部的な耐
圧低下の問題がなく、これにより不純物濃度調整によっ
て実効チャネル長の長短を容易に最適化することができ
、高耐圧でしかも高飽和電流特性の0MO3が得られる
If a gate shape is selected in which the gate edge is concave or convex with respect to the gate itself and consists only of a curvature portion with uniform curvature, a channel with substantially the same effective channel length is automatically obtained through a normal process. Therefore, there is no problem of local breakdown voltage drop, and as a result, the effective channel length can be easily optimized by adjusting the impurity concentration, and 0MO3 with high breakdown voltage and high saturation current characteristics can be obtained.

〔実施例〕〔Example〕

次に、本発明の実施例を添付図面に基づいて説明する。 Next, embodiments of the present invention will be described based on the accompanying drawings.

第1図(a)は本発明に係る二重拡散MO3FETの第
1実施例の平面図で、第1図(b)は第1図(a)中の
Ib−1b線に沿う切断図である。
FIG. 1(a) is a plan view of a first embodiment of the double diffusion MO3FET according to the present invention, and FIG. 1(b) is a cutaway view taken along line Ib-1b in FIG. 1(a). .

lはp形基板で、これはn形埋込層2を有する。l is a p-type substrate, which has an n-type buried layer 2;

基板1上にはドレイン−ドリフト領域となるべきn形エ
ピタキシャル層3が成長形成されている。
An n-type epitaxial layer 3 is grown on the substrate 1 to serve as a drain-drift region.

4はn形埋込層2に接触するように形成されたドレイン
ウオールである。5はゲート酸化膜で、この上にはポリ
シリコンゲート10が形成されている。
4 is a drain wall formed so as to be in contact with the n-type buried layer 2. 5 is a gate oxide film, on which a polysilicon gate 10 is formed.

このポリシリコンゲート10は比較的縦長に拡大した長
方形窓10aを有している。本実施例においては長方形
窓10aの横幅は第5図に示す方形窓6aのそれとほぼ
等しくしであるが、縦幅はその数倍の長さに設定しであ
る。11はゲート10の長方形窓10aを介して拡散形
成されたp形のチャネル層である。12は少なくとも長
方形窓10aの各角部にレジストマスク13を覆いn形
不純物を導入して拡散形成したソース領域である。
This polysilicon gate 10 has a rectangular window 10a that is enlarged to be relatively vertically long. In this embodiment, the horizontal width of the rectangular window 10a is approximately equal to that of the rectangular window 6a shown in FIG. 5, but the vertical width is set to several times the length. Reference numeral 11 denotes a p-type channel layer formed by diffusion through the rectangular window 10a of the gate 10. Reference numeral 12 denotes a source region formed by covering at least each corner of the rectangular window 10a with a resist mask 13 and doping and diffusing n-type impurities.

この角部における実効チャネル長は第2図に示す如<L
’CIで、直線部における実効チャネル長Llより短い
。即ち、ソース拡散においては角部のレジストマスク1
3によって横方向拡散長が抑制されるので、その分だけ
実効チャネル長が長くなる。
The effective channel length at this corner is as shown in Figure 2.
'CI is shorter than the effective channel length Ll in the straight section. That is, in the source diffusion, the resist mask 1 at the corner
Since the lateral diffusion length is suppressed by 3, the effective channel length is increased by that much.

角部における実効チャネル長が直線部のそれに比して長
いので、逆バイアス電圧を高くしても、第2図(b)に
示す如く、角部の実効チャネル内での空乏領域(斜線で
示す)の拡大余裕ができ、低圧でのパンチスルーが発生
しにくくなる。したがって、角部でのチャネルの耐圧で
素子耐圧の限界が規定されないので、結果的に高耐圧を
得ることができる。
Since the effective channel length at the corner is longer than that at the straight section, even if the reverse bias voltage is increased, the depletion region (indicated by diagonal lines) within the effective channel at the corner, as shown in Figure 2(b), ), and punch-through is less likely to occur at low pressure. Therefore, the limit of the device breakdown voltage is not defined by the breakdown voltage of the channel at the corner, so that a high breakdown voltage can be obtained as a result.

直線部での実効チャネル長は一定であるため、例えばイ
オン注入のドーズ徽を少なくすることで、実効チャネル
領域の濃度を小さくしても(短チヤネル化)、耐圧が従
来と同じでも飽和電流特性を高くすることができる。換
言すれば、角部のチャネルでの耐圧低下が防止されるこ
とで、全体として短チヤネル化を最適化することができ
るので、耐圧向上と飽和電流増大とをバランス配分した
状態で、両者の特性を向上させることが可能である。
Since the effective channel length in the straight section is constant, even if the concentration in the effective channel region is reduced (shorter channel), for example by reducing the ion implantation dose, the saturation current characteristics will change even if the breakdown voltage remains the same as before. can be made higher. In other words, by preventing a decrease in breakdown voltage in the corners of the channel, it is possible to optimize the shortening of the channel as a whole. It is possible to improve

また、上記実施例においては、角部の個数を極力少な(
するため、ゲートlOに長大な長方形窓10aを形成し
である。レジストマスク130個数を少なくさせ、各角
部における実効チャネル長LC。
In addition, in the above embodiment, the number of corners is minimized (
Therefore, a long rectangular window 10a is formed in the gate IO. The number of resist masks 130 is reduced and the effective channel length LC at each corner.

を確保し、歩留を向上させるためである。This is to ensure that the production efficiency is high and improve the yield.

第3図(a)は本発明に係る二重拡散MO3FETの第
2実施例の平面図で、第2図(5)は第2図(a)中の
lIb −mb線に沿う切断図である。なお、同図にお
いて第1図に示す部分と同一部分には同一参照符号を付
しその説明を省略する。
FIG. 3(a) is a plan view of a second embodiment of the double-diffusion MO3FET according to the present invention, and FIG. 2(5) is a cutaway view taken along the line IIb-mb in FIG. 2(a). . In this figure, the same parts as those shown in FIG. 1 are designated by the same reference numerals, and the explanation thereof will be omitted.

この実施例におけるゲート20は円形窓20aを有して
いる。即ち、ゲート端縁はゲート自身に対して凹で曲率
一様である。通常の二重拡散工程において、円形窓20
aを介して導入拡散されたチャネル層21の横方向拡散
長はゲート端縁に沿って実質的に同一であり、また同様
に、ソース領域22のそれも同一である。したがって、
それらの差である実効チャネル長LC1はいずれの部分
においても同一となってふり、同一プロセスにより形成
された直線部の実効チャネル長より短い。
Gate 20 in this embodiment has a circular window 20a. That is, the gate edge is concave with respect to the gate itself and has a uniform curvature. In the normal double diffusion process, the circular window 20
The lateral diffusion length of the channel layer 21 introduced through a is substantially the same along the gate edge, and likewise that of the source region 22. therefore,
The effective channel length LC1, which is the difference between them, is the same in all parts and is shorter than the effective channel length of the straight part formed by the same process.

かかるゲート形状によれば、ゲートをマスクとしたセル
ファラインによってチャネル層21及びソース領域22
を共に形成し得るが、必然的に実効チャネル長LC3が
一様になるので、局部的な耐圧低下の原因がもともと存
在しないから、高い耐圧を確保することができる。した
がって、チャネル部分の拡散濃度を上げること(イオン
注入のドーズ量を上げる)ことによって、実効チャネル
長LCsを単独で最適値に設定できるので、高耐圧の下
で高い飽和電流を得ることができる。
According to such a gate shape, the channel layer 21 and the source region 22 are formed by self-alignment using the gate as a mask.
However, since the effective channel length LC3 is necessarily uniform, there is no cause for localized breakdown voltage drop, and a high breakdown voltage can be ensured. Therefore, by increasing the diffusion concentration in the channel portion (increasing the dose of ion implantation), the effective channel length LCs can be independently set to the optimum value, and therefore a high saturation current can be obtained under a high breakdown voltage.

第4図(a)は本発明に係る二重拡散MO3FETの第
3実施例を示す平面図で、第4図ら)は第4図(a)中
のl”t/b −[Vb線に沿う切断図である。なお、
同図において第1図に示す部分と同一部分には同一参照
符号を付しその説明を省略する。
FIG. 4(a) is a plan view showing a third embodiment of the double diffusion MO3FET according to the present invention, and FIG. This is a cutaway diagram.
In this figure, parts that are the same as those shown in FIG. 1 are given the same reference numerals and their explanations will be omitted.

この実施例においては、ゲート30が夫々島状に独立し
た円形に形成されている。即ち、そのゲート端縁はゲー
ト自身に対して凸で曲率一様である。
In this embodiment, the gates 30 are formed into independent circular islands. That is, the edge of the gate is convex with respect to the gate itself and has a uniform curvature.

この円形のゲート30をマスクとしてセルファラインに
より二重拡散を行うと、チャネル層31及びソース領域
32が形成される。ゲート30のゲート端縁が円形であ
ることから、いずれの部分をとっても横方向拡散長は実
質的に同一である。したがって、実効チャネル長L c
 aはいかなる円弧部分においても同一である。この実
施例においても、局部的な実効チャネル長の不均一さが
存在しないので、高耐圧を得ることができる。
When double diffusion is performed using the self-aligned gate using the circular gate 30 as a mask, a channel layer 31 and a source region 32 are formed. Since the gate edge of the gate 30 is circular, the lateral diffusion length is substantially the same in any part. Therefore, effective channel length L c
a is the same in any arc portion. Also in this embodiment, there is no local non-uniformity in the effective channel length, so a high breakdown voltage can be obtained.

また、この実効チャネル長LC4は、直線部を有するゲ
ートを以て同一プロセスにより形成されたその直線部の
実効チャネル長より長(なっている。
Further, this effective channel length LC4 is longer than the effective channel length of a straight portion formed by the same process using a gate having a straight portion.

したがって高耐圧を充分得ることができるものの、逆に
飽和電流が低下してしまうが、チャネル部分の拡散濃度
を下げる(イオン注入のドーズ量を下げる)ことで、実
効チャネル長L C4の値を単独で最適化できるので、
ある程度の自由度を保持しつつ、高耐圧と高飽和電流を
両立させることが可能である。
Therefore, although it is possible to obtain a sufficiently high breakdown voltage, the saturation current decreases, but by lowering the diffusion concentration in the channel portion (lowering the dose of ion implantation), the value of the effective channel length L C4 can be reduced independently. It can be optimized with
It is possible to achieve both high breakdown voltage and high saturation current while maintaining a certain degree of freedom.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明に係る二重拡散MO5FE
Tは、低耐圧の原因をなす曲率部の実効チャネル長を制
御して全体として高耐圧を確保したり、又は、ゲートを
マスクとするセルファラインによる二重拡散において通
常プロセスによっていかなる部分の実効チャネル長も自
動的に実質問−となり、局部的な実効チャネル長の制御
を不要とするゲート形状を選択することで、全体の耐圧
を規定する低耐圧の弱点部をなくすことにより、従来に
比してより高耐圧化ができる余裕の下で、全体としての
短チヤネル化をある程度促進させることができ、結果と
して高耐圧で高飽和電流を調和両立させることが可能で
ある。
As explained above, the double-diffused MO5FE according to the present invention
T can be used to control the effective channel length of the curved part, which is the cause of low breakdown voltage, to ensure a high breakdown voltage as a whole, or to increase the effective channel length of any part by a normal process in double diffusion using self-line with the gate as a mask. By selecting a gate shape that does not require local control of the effective channel length and eliminating the weak point of low breakdown voltage that defines the overall breakdown voltage, Therefore, it is possible to promote the shortening of the overall channel to some extent while still allowing for a higher withstand voltage, and as a result, it is possible to achieve a harmonious balance between high withstand voltage and high saturation current.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)は本発明に係る二重拡散MO3FETの第
1実施例の平面図で、第1図ら)は第1図(a)中の1
b−1b線に沿う切断図である。 第2図(a)は同実施例におけるゲートの角部を示す拡
大部分平面図で、第2図(b)は第2図(a)中の■b
−■b線に沿う切断図である。 第3図(a)は本発明の第2実施例の平面図で、第3図
ら)は第3図(a)中の1llb −■b線に沿う切断
図である。 第4図(a)は本発明の第3実施例の平面図で、第4図
ら)は第4図(a)中の■b〜■b線に沿う切断図であ
る。 第5図(a)は従来の二重拡散MO3FETの一例を示
す平面図で、第5図(b)は第5図(a)中のyb −
yb線に沿う切断図である。 第6図(a)は第5図(a)におけるゲートの角部を示
す拡大部分平面図で、第6図わ)は円弧状のゲート端縁
を有する従来の二重拡散MO3FETにおけるその円弧
部を示す拡大部分の平面図である。 第7図は第6図中の■−■線に沿う切断図である。 第8図は実効チャネル領域の拡散濃度と耐圧。 飽和電流の関係を示すグラフ図である。 l p形基板、2 n形埋込層、3 n形エピタキシャ
ル層、4 ドレインウオール、5 ゲート酸化膜、10
.20  ポリシリコンゲート、10a長方形窓、20
a  円形窓、11.21.31  チャネル層、12
.22.32  ソース領域、13  レジストマスク
、30  円形のポリシリコンゲート、LiL’C,。 LC3,LC4実効チャネル長。 第1図 直線部の実効チャネル長 目 角部の実効チャネル長 第 図 実効チャネル長 第 区 実効チャネル長 第 区 第 図 第 手続補正書岨発) 1、事f11の表示 2発明の名称 11j″願昭〆3−.3θ36/3 二を汰飯ピ0.’;、FE工 3補正?するr。 11(’lとの関係 1(−所 名   称
FIG. 1(a) is a plan view of the first embodiment of the double diffusion MO3FET according to the present invention, and FIG.
It is a cutaway view along line b-1b. Figure 2 (a) is an enlarged partial plan view showing the corner of the gate in the same embodiment, and Figure 2 (b) is
-■ It is a cutaway view along line b. FIG. 3(a) is a plan view of a second embodiment of the present invention, and FIG. 3(a) is a cutaway view taken along line 1llb--b in FIG. 3(a). FIG. 4(a) is a plan view of a third embodiment of the present invention, and FIG. 4(a) is a cutaway view taken along line 1b to 2b in FIG. 4(a). FIG. 5(a) is a plan view showing an example of a conventional double diffusion MO3FET, and FIG. 5(b) is a plan view showing an example of a conventional double diffusion MO3FET.
It is a cutaway view along the yb line. FIG. 6(a) is an enlarged partial plan view showing the corner of the gate in FIG. 5(a), and FIG. 6(a) is an enlarged partial plan view of the corner of the gate in FIG. FIG. FIG. 7 is a cutaway view taken along the line ■-■ in FIG. Figure 8 shows the diffusion concentration and breakdown voltage in the effective channel region. FIG. 3 is a graph diagram showing the relationship between saturation currents. l p-type substrate, 2 n-type buried layer, 3 n-type epitaxial layer, 4 drain wall, 5 gate oxide film, 10
.. 20 Polysilicon gate, 10a rectangular window, 20
a Circular window, 11.21.31 Channel layer, 12
.. 22.32 Source region, 13 Resist mask, 30 Circular polysilicon gate, LiL'C. LC3, LC4 effective channel length. Figure 1: Effective channel length of straight section Effective channel length of long corner Figure 1: Effective channel length: Effective channel length: 1. Indication of matter f11: 2 Title of the invention: 11j'' Showa 3-.3θ36/3 2 to 0.';, FE engineering 3 correction? r. 11 ('Relationship with 1 (- place name

Claims (2)

【特許請求の範囲】[Claims] (1)直下にチャネルを形成すべきゲート端縁が直線部
とそのゲート自身に対して凹の曲率部とを有し、該曲率
部の実効チャネル長が該直線部のそれ以上の長さである
ことを特徴とする二重拡散MOSFET。
(1) The edge of the gate under which a channel is to be formed has a straight part and a curved part that is concave with respect to the gate itself, and the effective channel length of the curved part is longer than that of the straight part. A double diffusion MOSFET characterized by:
(2)直下にチャネルを形成すべきゲート端縁がそのゲ
ート自身に対して凹又は凸で曲率一様の曲率部のみから
なることを特徴とする二重拡散MOSFET。
(2) A double diffusion MOSFET characterized in that the edge of the gate under which a channel is to be formed consists only of a curvature portion that is concave or convex with respect to the gate itself and has a uniform curvature.
JP30361388A 1988-11-30 1988-11-30 Double diffused mosfet Pending JPH02150068A (en)

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