JPH02143660U - - Google Patents
Info
- Publication number
- JPH02143660U JPH02143660U JP4966289U JP4966289U JPH02143660U JP H02143660 U JPH02143660 U JP H02143660U JP 4966289 U JP4966289 U JP 4966289U JP 4966289 U JP4966289 U JP 4966289U JP H02143660 U JPH02143660 U JP H02143660U
- Authority
- JP
- Japan
- Prior art keywords
- processor
- slave
- interrupt
- master
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Description
第１図は本考案の一実施例の機能ブロツク図で
ある。 １……マスタプロセツサ、２１，２２，〜２ｎ
……スレーブプロセツサ、３……ホストプロセツ
サバス、４１，４２，〜４ｎ……スレーブプロセ
ツサバス、５１，５２，〜，５ｎ……起動割り込
みコントローラ、６１，６２，〜６ｎ……終了割
り込みコントローラ、７……割り込みデイバイス
コントローラ、８１，８２，〜８ｎ……関数レベ
ルポート、９１，９２，〜９ｎ……受渡しデータ
ポート、１０……共通入力メモリ、１１……共通
出力メモリ。
ある。 １……マスタプロセツサ、２１，２２，〜２ｎ
……スレーブプロセツサ、３……ホストプロセツ
サバス、４１，４２，〜４ｎ……スレーブプロセ
ツサバス、５１，５２，〜，５ｎ……起動割り込
みコントローラ、６１，６２，〜６ｎ……終了割
り込みコントローラ、７……割り込みデイバイス
コントローラ、８１，８２，〜８ｎ……関数レベ
ルポート、９１，９２，〜９ｎ……受渡しデータ
ポート、１０……共通入力メモリ、１１……共通
出力メモリ。
Claims (1)
- 【実用新案登録請求の範囲】 １つのマスタプロセツサと、 前記マスタプロセツサにより管理される複数の
スレーブプロセツサと、 処理対象を記憶し、前記複数のスレーブプロセ
ツサのそれぞれと接続する共通入力メモリと、 ダブルバツフア構成で、一方のバツフアは前記
スレーブプロセツサの演算結果を書き込み、他方
のバツフアのデータを出力する共通出力メモリと
、 スレーブプロセツサの１毎に備え、前記マスタ
プロセツサからアクセスされ該スレーブプロセツ
サに起動割り込みをかける起動割り込み手段と、 前記マスタプロセツサの１毎に備え、該マスタ
プロセツサからアクセスされマスタプロセツサに
終了割り込みをかける終了割り込み手段と、 マスタプロセツサ及びスレーブプロセツサ間の
処理内容が書き込まれる関数レベルと、 前記メモリ手段の処理対象位置をマスタプロセ
ツサからスレーブプロセツサに受渡し、処理対象
位置のデータをスレーブプロセツサ及びメモリ手
段間で受け渡す受渡しデータと、 前記終了割り込みをしたスレーブプロセツサを
表示する割り込みデイバイスと、 １フレームの処理毎に前記共通出力メモリを切
り替える切り替えスイツチとからなることを特徴
とするマルチプロセツシング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4966289U JPH02143660U (ja) | 1989-04-28 | 1989-04-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4966289U JPH02143660U (ja) | 1989-04-28 | 1989-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143660U true JPH02143660U (ja) | 1990-12-05 |
Family
ID=31567550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4966289U Pending JPH02143660U (ja) | 1989-04-28 | 1989-04-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143660U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500898A (ja) * | 2003-07-31 | 2007-01-18 | インテル・コーポレーション | プロセッサ間割り込み |
-
1989
- 1989-04-28 JP JP4966289U patent/JPH02143660U/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007500898A (ja) * | 2003-07-31 | 2007-01-18 | インテル・コーポレーション | プロセッサ間割り込み |
| JP2010113734A (ja) * | 2003-07-31 | 2010-05-20 | Intel Corp | プロセッサ間割り込み |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02143660U (ja) | ||
| JPH02143659U (ja) | ||
| JPS63179548U (ja) | ||
| JP2592664B2 (ja) | 制御装置 | |
| JPH0726757Y2 (ja) | デ−タ転送装置 | |
| JPH0164740U (ja) | ||
| JPH01164551U (ja) | ||
| JPS6368054U (ja) | ||
| JPH0334151U (ja) | ||
| JPS62158529U (ja) | ||
| JPH0353361A (ja) | Ｉｏ制御方式 | |
| JPS6124741B2 (ja) | ||
| JPH02158857A (ja) | 入出力制御装置の制御方式 | |
| JPH0473256U (ja) | ||
| JPH0172646U (ja) | ||
| JPH01142061U (ja) | ||
| JPS61160548U (ja) | ||
| JPH02108142U (ja) | ||
| JPH0284955U (ja) | ||
| JPH01173857U (ja) | ||
| JPS6130148U (ja) | 共有メモリつきマルチプロセツサ | |
| JPS6121542A (ja) | デ−タ転送装置 | |
| JPS6425224A (en) | System for initializing memory of microprocessor system | |
| JPH0374051U (ja) | ||
| JPS6057851U (ja) | デ−タ転送装置 |