JPH0213984Y2

JPH0213984Y2 -

Info

Publication number: JPH0213984Y2
Application number: JP1982147759U
Authority: JP
Priority date: 1982-09-29
Filing date: 1982-09-29
Publication date: 1990-04-17
Also published as: JPS5952482U

Description

【考案の詳細な説明】 (a) 考案の技術分野本考案はケーブル試験装置に係り、特にケーブ
ル両端へのコネクタ実装作業時の誤配線を直ちに
検出できる試験装置に関する。[Detailed Description of the Invention] (a) Technical Field of the Invention The present invention relates to a cable testing device, and particularly to a testing device that can immediately detect incorrect wiring during connector mounting work on both ends of a cable.

(b) 技術の背景装置内部の各プリント板間、あるいは装置相互
間を電気的に接続するため、両端にコネクタを実
装したケーブル（以下接続ケーブルと称す）が用
いられる。(b) Background of the Technology To electrically connect printed boards inside a device or between devices, a cable with connectors mounted on both ends (hereinafter referred to as a connection cable) is used.

(c) 従来技術と問題点この接続ケーブルの導通試験を行う場合、従来
ではケーブルへのコネクタ実装作業を終了した後
に配線チエツクを行う事が一般的であつた。また
この種の試験器は種々のものがある。(c) Prior Art and Problems When conducting continuity tests on connection cables, it has conventionally been common to check the wiring after completing the connector mounting work on the cables. Also, there are various types of test devices of this type.

一方、接続ケーブルの組立て作業、換言すれば
ケーブル両端へのコネクタ実装作業を考えると、
作業者が配線図面を見ながらケーブル内の各電線
をコネクタの各端子（ピン）に配線して行くもの
である。従つて、１つの端子に誤まつた配線を行
うと以後の配線も順次誤まつた端子に行なわれる
場合が多い。このように、従来では作業者により
全ての配線が終了した後にしか誤配線は検出でき
ず、また誤配線があつた場合は複数の箇所にわた
つて生じている場合がほとんどである。これは、
１つの配線ミスにより連鎖的に他の配線ミスが生
じるものであつて、最初の配線ミスをその場で検
出し修正できれば、それに続く配線ミスを極力減
少させることができる。 On the other hand, considering the work of assembling the connection cable, in other words, the work of mounting connectors on both ends of the cable,
The operator wires each wire in the cable to each terminal (pin) of the connector while looking at the wiring diagram. Therefore, if wiring is incorrectly connected to one terminal, subsequent wiring is often successively connected to the incorrectly connected terminal. As described above, conventionally, incorrect wiring can only be detected after all wiring has been completed by the operator, and in most cases, incorrect wiring occurs at multiple locations. this is,
One wiring error causes a chain reaction of other wiring errors, and if the first wiring error can be detected and corrected on the spot, subsequent wiring errors can be minimized.

(d) 考案の目的本考案の目的は上述した従来の事情に鑑みてな
されたものであり、作業者がケーブルとコネクタ
の配線を行いながら、１つ１つの配線チエツクが
可能となるケーブル試験装置を提供するにある。(d) Purpose of the invention The purpose of the invention is to provide a cable testing device that allows a worker to check each wiring while wiring cables and connectors. is to provide.

(e) 考案の構成上記目的を達成するため本考案のケーブル試験
装置は、メモリに格納された配線パターンにもと
ずき、検査信号を供給した端子と非接続関係にあ
るべき端子の出力状態を検査することによつて、
誤配線を検出するようにした事を特徴とするもの
である。(e) Structure of the invention In order to achieve the above object, the cable testing device of the invention detects the output state of a terminal that should be in a non-connected relationship with the terminal that supplied the test signal, based on the wiring pattern stored in the memory. By inspecting the
It is characterized by detecting incorrect wiring.

以下実施例を用いて本考案を詳述する。 The present invention will be described in detail below using examples.

(f) 考案の実施例第１図乃至第５図は本考案のケーブル試験装置
の一実施例を示す図であり、第１図は構成図、第
２図は入出力ポート等価回路図、第３図はパター
ンメモリのフオーマツトを示す図、第４図および
第５図は検査方法の説明図である。(f) Embodiment of the invention Figures 1 to 5 are diagrams showing an embodiment of the cable testing device of the invention, in which Figure 1 is a configuration diagram, Figure 2 is an input/output port equivalent circuit diagram, and Figure FIG. 3 is a diagram showing the format of the pattern memory, and FIGS. 4 and 5 are explanatory diagrams of the inspection method.

第１図に示す如く本実施例の試験装置１はその
上面に、表示器１０および操作スイツチ１１から
成るパネル部、および試験すべき接続ケーブルの
両コネクタがそれぞれ差し込まれる一対のケーブ
ルコネクタ８，９を具えている。表示器１０は７
セグメント表示器であり、配線ミスのある端子番
号の表示、あるいは処理部（CPU）２の動作終
了を示す表示等が行なわれる。操作スイツチ１１
は、CPU２に対して動作命令、検査モード指定
等を行うものである。これらパネル部とCPU２
とのデータ授受はパネル用入出力ポートを介して
行なわれる。本実施例では、ケーブルコネクタ
８，９はそれぞれ64ピンのコネクタ端子を有す
る。またCPU２は、動作プログラムが格納され
るメモリ３と、ケーブル配線パターンが格納され
るメモリ４とを備えている。 As shown in FIG. 1, the test apparatus 1 of the present embodiment has a panel part consisting of a display 10 and an operation switch 11 on its top surface, and a pair of cable connectors 8 and 9 into which both connectors of the connection cable to be tested are inserted, respectively. It is equipped with Display unit 10 is 7
This is a segment display, and displays the number of a terminal with a wiring error or indicates the end of operation of the processing unit (CPU) 2. Operation switch 11
is used to issue operation commands, inspection mode designations, etc. to the CPU 2. These panel parts and CPU2
Data is exchanged with the panel via the panel input/output port. In this embodiment, each of the cable connectors 8 and 9 has a 64-pin connector terminal. Further, the CPU 2 includes a memory 3 in which operating programs are stored, and a memory 4 in which cable wiring patterns are stored.

これらのメモリ３，４、パネル用入出力ポート
７、およびデコーダ５にはCPU２の有するアド
レス空間のうちの特定領域が割当てられている。
またCUP２は作業領域としてのメモリ領域を内
蔵しており、この領域は後述する論理演算等の為
に利用される。 These memories 3 and 4, panel input/output port 7, and decoder 5 are allocated specific areas in the address space of the CPU 2.
The CUP2 also has a built-in memory area as a work area, and this area is used for logical operations, etc., which will be described later.

またケーブルコネクタ８，９の各端子は第２図
に示す如く入出力兼用となつている。即ちケーブ
ル用入出力ポート６の１つの端子に対する出力ポ
ート１２、入力ポート１２′はコネクタ端子側で
接続される。さらにポート６は安価なインバータ
１２，１２′により構成し、また抵抗Ｒはプルア
ツプ用抵抗である。 Further, each terminal of the cable connectors 8 and 9 is used for both input and output as shown in FIG. That is, the output port 12 and input port 12' for one terminal of the cable input/output port 6 are connected on the connector terminal side. Furthermore, the port 6 is constituted by inexpensive inverters 12, 12', and the resistor R is a pull-up resistor.

デコーダ５はCPU２の出力アドレスおよびデ
ータに基いてケーブルコネクタ８，９の内の１つ
の端子に対して検査信号送出あるいはその端子の
出力レベル読出しを行う。従つてデコーダ５は各
コネクタ８，９の各端子に対応する入出力ポート
６の中の１つのポートを選択するものである。 The decoder 5 sends a test signal to one terminal of the cable connectors 8 and 9 or reads the output level of that terminal based on the output address and data of the CPU 2. Therefore, the decoder 5 selects one port among the input/output ports 6 corresponding to each terminal of each connector 8,9.

またパターンメモリ４は、後述するサンプルモ
ード指定によつてCPU２が走査したケーブル配
線パターンが格納されるものである。以下図示し
たケーブル試験装置１の動作を説明する。 Further, the pattern memory 4 stores a cable wiring pattern scanned by the CPU 2 according to a sample mode designation, which will be described later. The operation of the illustrated cable testing apparatus 1 will be explained below.

ケーブル試験装置１に対して下記の通り３つの
動作モード指定が可能である。このモード指定は
作業者がパネル部の操作スイツチ１１によつて選
択入力されるものである。 Three operating modes can be specified for the cable testing device 1 as described below. This mode designation is selected and inputted by the operator using the operation switch 11 on the panel section.

作業モード：パターンメモリ４の記憶する配
線パターンとケーブル端子の接続状態を常時監
視し、接続ケーブル組立中の誤配線のみを検出
する。また未接続の端子については検査しな
い。 Work mode: The wiring pattern stored in the pattern memory 4 and the connection state of the cable terminal are constantly monitored, and only incorrect wiring during connection cable assembly is detected. Also, unconnected terminals will not be inspected.

検査モード：パターンメモリ４の内容とケー
ブル各端子の接続状態が完全に一致しているか
否かを検査するモードであり、一箇所でも誤ま
りがあれば不良としてその旨を通知する。 Inspection mode: This is a mode in which it is inspected whether the contents of the pattern memory 4 and the connection state of each terminal of the cable completely match.If there is an error even in one place, a notification is given as a defect.

サンプルモード：各ケーブルコネクタ８，９
に差込まれた接続ケーブルの配線パターンを各
端子毎に走査して走査結果をメモリ４に書込
む。 Sample mode: each cable connector 8, 9
The wiring pattern of the connecting cable inserted into the terminal is scanned for each terminal, and the scan results are written into the memory 4.

従つてまず作業者は、各端子に正しく配線され
たサンプル用の接続ケーブルのコネクタを装置１
のコネクタ８，９に嵌め込む。次に、操作スイツ
チ１１により上記のサンプルモードを指定す
る。 Therefore, the operator first attaches the connector of the sample connection cable, which is correctly wired to each terminal, to the device 1.
into the connectors 8 and 9. Next, the above sample mode is designated by the operation switch 11.

この指定モードは入出力ポート７を介して
CPU２に読込まれ、メモリ３に格納されるプロ
グラムに従つて、サンプル動作を開始する。即ち
CPU２はデコーダ５に対しコネクタ８，９の各
端子の内の１つを指定するデータを出力する。 This specified mode is specified via input/output port 7.
A sample operation is started according to the program read into the CPU 2 and stored in the memory 3. That is,
The CPU 2 outputs data specifying one of the terminals of the connectors 8 and 9 to the decoder 5.

このCPU２のデータ出力により、対応する入
出力ポート６の内の１つのポート１２（第２図）
に“Ｈ”レベルの出力データODが与えられる。
これによつてポート１２に対応する１つの端子の
みが“Ｌ”レベルとなる。この走査信号レベルは
CPU２の次のデータ出力が行なわれるまでポー
ト１２により保持される。 This data output from the CPU 2 causes one port 12 of the corresponding input/output ports 6 (Fig. 2)
“H” level output data OD is applied to the “H” level output data OD.
As a result, only one terminal corresponding to port 12 becomes "L" level. This scanning signal level is
It is held by port 12 until the next data output from CPU 2 is performed.

１つのコネクタ端子対する走査信号を送出する
と、CPU２はコネクタ８，９の全ての端子から
の出力レベルを読出す。 When the scanning signal for one connector terminal is sent, the CPU 2 reads the output levels from all terminals of the connectors 8 and 9.

これはCPU２の読出しポートを指定するデー
タ出力によつて、１つの入力ポート１２′（第２
図）からの読出データIDの出力を有効にする事
によつて達成される。読出した結果は配線パター
ンデータとしてパターンメモリ４に書込まれる。 This is done by one input port 12' (the second
This is achieved by enabling the output of the read data ID from (Figure). The read results are written into the pattern memory 4 as wiring pattern data.

第３図は、このパターンメモリ４のデータフオ
ーマツトを示す。即ちメモリ４にはコネクタ８の
端子PA１〜PA６４およびコネクタ９の端子PB
１〜PB６４のそれぞれに走査信号を出力した場
合の全ての端子の出力状態を格納する領域が各々
割当てられている。例えば領域４ａには、端子
PA１に走査信号を出力した場合の全てのコネク
タ端子PA１〜PB６４の出力状態が順次格納され
る。上述した如く各コネクタは64ピン毎であり、
従つて１つの領域４ａには両コネクタ端子128ピ
ンの出力状態が書込まれる。実際には信号レベル
“Ｈ”、“Ｌ”をデイジタルの“１”、“０”に対応
させればよく、各端子PA１〜PB６４の個々の領
域４ａ，４ｂ，……４ｚにはそれぞれ128ビツト
が確保されている。 FIG. 3 shows the data format of this pattern memory 4. That is, the memory 4 has the terminals PA1 to PA64 of the connector 8 and the terminal PB of the connector 9.
Areas for storing the output states of all terminals when scanning signals are output are allocated to each of PB1 to PB64. For example, in area 4a, there is a terminal
The output states of all connector terminals PA1 to PB64 when a scanning signal is output to PA1 are sequentially stored. As mentioned above, each connector has 64 pins,
Therefore, the output states of the 128 pins of both connector terminals are written in one area 4a. In reality, it is sufficient to make the signal levels "H" and "L" correspond to digital "1" and "0", and the individual areas 4a, 4b, . . . , 4z of each terminal PA1 to PB64 each have 128 bits. is ensured.

またCPU２による各端子の出力レベル読出し
は８本のデータバスを用いて一度に８ピンずつ行
なわれる。この結果メモリ４の１つの端子領域４
ａには８ビツトのブロツクB₁，B₂……B₁₀毎に書
込まれる。また後述する作業、検査モード時のメ
モリ４からのパターン読出しも８ビツト単位で行
なわれる。 Further, the output level reading of each terminal by the CPU 2 is performed for eight pins at a time using eight data buses. As a result, one terminal area 4 of memory 4
Each 8-bit block B ₁ , B ₂ , . . . B ₁₀ is written to a. Further, the operation to be described later, in which a pattern is read from the memory 4 in the inspection mode, is also performed in units of 8 bits.

しかしてCPU２は、１つの端子に対する全ピ
ツトとの接続状態を遂次走査してメモリ４に書込
んでいく。即ち、接続状態にある端子間では走査
信号と同レベルの信号出力が得られ、例えば
“１”が書き込まれる。また走査信号レベルと異
なる出力を示す端子は、この走査信号を供給した
端子と非接続状態を意味し、従つて、“０”が書
き込まれる。 Thus, the CPU 2 successively scans the connection states of all pits to one terminal and writes them into the memory 4. That is, a signal output at the same level as the scanning signal is obtained between the connected terminals, and for example, "1" is written. Further, a terminal exhibiting an output different from the scanning signal level means that it is not connected to the terminal that supplied the scanning signal, and therefore "0" is written.

以上の動作を繰返し、全てのピンに対する配線
パターンが走査終了すると、CPU２は表示器１
０に所定の表示をして、サンプル終了を知らせ
る。 After repeating the above operations and scanning the wiring patterns for all pins, the CPU 2
A predetermined display is made at 0 to notify the end of the sample.

次に作業者は、上記の作業モードを指定し、
接続ケーブルの組立て作業を行う。即ち各コネク
タ８，９にコネクタ実装を行うべき接続ケーブル
のコネクタを差込む。 Next, the worker specifies the above working mode,
Assemble the connection cable. That is, the connector of the connection cable to be mounted is inserted into each of the connectors 8 and 9.

一方CPU２は作業モード指定入力により、上
述したサンプルモード時と同様に各端子に走査信
号を供給し、その時の端子出力を読出す。読出さ
れた端子出力データはCPU２の内蔵する作業領
域に一時格納される。 On the other hand, in response to the work mode designation input, the CPU 2 supplies scanning signals to each terminal in the same way as in the sample mode described above, and reads out the terminal output at that time. The read terminal output data is temporarily stored in a work area built into the CPU 2.

CPU２はメモリ４より対応する配線パターン
データを読出し、作業領域に格納する。そして
CPU２は読出した端子出力データと配線パター
ンデータとを比較する。 The CPU 2 reads the corresponding wiring pattern data from the memory 4 and stores it in the work area. and
The CPU 2 compares the read terminal output data and wiring pattern data.

即ち第４図に示す如く端子出力データ１３と配
線パターンデータ１２とを１ビツト毎に論理積
（AND）をとる。例えば配線パターンデータ１２
が、第３図の端子PA₁の最初のブロツクＢ１のデ
ータとする。パターンデータ１２の各ビツトにお
いて“１”は非接続、“０”は接続状態を示す。
尚上記サンプルモードでは接続、非接続状態をそ
れぞれ“１”、“０”としたが、パターンデータ１
２はメモリ４の読出しデータの補数（極性反転）
をとつたデータである。従つて第４図のパターン
データ１２は図面左から１ビツト目と５ビツト目
に対応するコネクタ端子が接続状態にあることを
示す。即ちコネクタ端子PA１とPA５が接続すべ
きことを示している。 That is, as shown in FIG. 4, the terminal output data 13 and the wiring pattern data 12 are logically ANDed bit by bit. For example, wiring pattern data 12
is the data of the first block B1 of terminal _PA1 in FIG. In each bit of the pattern data 12, "1" indicates a non-connection state, and "0" indicates a connected state.
In the above sample mode, the connected and unconnected states are set to "1" and "0", respectively, but pattern data 1
2 is the complement of the read data of memory 4 (polarity inversion)
This is the data taken. Therefore, the pattern data 12 in FIG. 4 indicates that the connector terminals corresponding to the first and fifth bits from the left in the drawing are in a connected state. That is, it indicates that connector terminals PA1 and PA5 should be connected.

一方、作業モードにより走査された端子PA１
の最初の８端子出力が図示の如くだつたとする。
即ち端子PA１とPA５はまだ未接続状態だつたと
する。しかしながら両データ１２，１３のAND
結果は“０”であり、CPU２は異常なしと判断
する。 On the other hand, the terminal PA1 scanned by the working mode
Assume that the first 8 terminal outputs of are as shown in the figure.
That is, it is assumed that terminals PA1 and PA5 are still in an unconnected state. However, AND of both data 12 and 13
The result is "0", and the CPU 2 determines that there is no abnormality.

即ち作業モードでは、接続すべき端子間の状態
はチエツクしない。しかしながら端子出力データ
１３の例えば左から４ビツト目が“１”、即ち端
子PA１とPA４とが接続されていたとすると、そ
のAND出力は“１”となり誤配線があつた事が
判る。この結果CPU２は配線ミスがある端子番
号（この場合PA４のピン番号）を表示器１０に
表示するとともに、図示しないブザー等により作
業者に報知する。これによつて作業者は、配線ミ
スおよびその箇所を直ちに知ることができ、修正
することになる。尚、この表示すべきピン番号
は、CPU２が走査を行つてビツト単位で検査す
る場合に用いるカウンタの内容により、容易に倒
明できる。 That is, in the work mode, the status between the terminals to be connected is not checked. However, if, for example, the fourth bit from the left of the terminal output data 13 is "1", that is, the terminals PA1 and PA4 are connected, the AND output will be "1", indicating that there has been an incorrect wiring. As a result, the CPU 2 displays the terminal number with the wiring error (in this case, the pin number of PA4) on the display 10, and notifies the operator using a buzzer or the like (not shown). This allows the operator to immediately know the wiring error and its location, and correct it. The pin number to be displayed can be easily determined by the contents of the counter used when the CPU 2 scans and inspects bit by bit.

また、作業者によるケーブル組立作業が完了す
ると上記の検査モードが指定される。この検査
モードは従来より行なわれているケーブル配線試
験と同一であり、メモリ４の配線パターンと走査
によつて読出した端子出力状態との一致をチエツ
クする。即ち第５図に示すように、１ビツトずつ
配線パターンデータ１２と補数をとつた端子出力
データ１４との排他的論理和（EOR）をとる。 Further, when the cable assembly work by the operator is completed, the above-mentioned inspection mode is designated. This test mode is the same as the conventional cable wiring test, and checks whether the wiring pattern in the memory 4 matches the terminal output state read out by scanning. That is, as shown in FIG. 5, the exclusive OR (EOR) of the wiring pattern data 12 and the complemented terminal output data 14 is performed bit by bit.

第５図に示した両データ１２，１４は第４図と
同様の場合を示すもので、端子PA１とPA５が未
接続のままだつた事を示す。この結果両データ１
２，１４の５ビツト目における検査結果が“１”
となり、接続不良として上述した場合と同様表示
器１０、ブザー等により報知される事になる。 Both data 12 and 14 shown in FIG. 5 show the same case as in FIG. 4, and show that the terminals PA1 and PA5 remained unconnected. As a result, both data 1
The test result at the 5th bit of 2 and 14 is “1”
Therefore, a connection failure will be notified by the display 10, buzzer, etc., as in the case described above.

(g) 考案の効果以上詳述した如く本考案によれば、配線パター
ンの内の非接続状態である端子間のみの接続状態
を検査できるように構成したため、接続ケーブル
のコネクタ実装作業中の配線チエツクが可能とな
り、作業者による誤配線を直ちに検出、修正を促
すことができ、より迅速かつ正確なコネクタ実装
作業を実現できる。(g) Effects of the invention As detailed above, according to the invention, the configuration is such that the connection state can be inspected only between the unconnected terminals in the wiring pattern, so that the wiring during the connector mounting work of the connection cable can be inspected. This makes it possible to immediately detect and correct incorrect wiring by the operator, allowing for faster and more accurate connector mounting work.

[Brief explanation of drawings]

第１図は本考案のケーブル試験装置の一実施例
構成を示す図、第２図は端子入出力ポートの構成
を示す図、第３図はパターンメモリのフオーマツ
トを示す図、第４図、第５図は実施例動作の説明
図である。１はケーブル試験器、２はCPU、８，９はケ
ーブルコネクタ、１１は操作スイツチである。 Fig. 1 is a diagram showing the configuration of an embodiment of the cable testing device of the present invention, Fig. 2 is a diagram showing the configuration of terminal input/output ports, Fig. 3 is a diagram showing the format of the pattern memory, Figs. FIG. 5 is an explanatory diagram of the operation of the embodiment. 1 is a cable tester, 2 is a CPU, 8 and 9 are cable connectors, and 11 is an operation switch.

Claims

[Scope of utility model registration request]

A testing device for cables with connectors mounted on both ends, which includes a memory that stores wiring patterns that specify the connected or disconnected state between each terminal of the connector, and a circuit that sequentially supplies scanning signals to each terminal of the connector. and a circuit for reading the output state of each terminal of the connector in accordance with the output of the inspection signal, means for retrieving from the memory a wiring pattern corresponding to the terminal to which the scanning signal has been supplied, and means for retrieving the wiring pattern of each of the read terminals in the working mode. A cable testing device characterized by comprising means for inspecting only the output state of a terminal that should be in a non-connected state with each terminal according to the designation of the wiring pattern among the terminal output states.