JPH02132537A - メモリバンクビジーチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るだめの手段 作用 実施例 発明の効果 〔概要〕 計算機システム等に使用される記憶装置であって、複数
個のバンクを有する記憶装置のバンクビジーのチェック
方式に関し、 経済的に信頼性の高い記憶装置を構築することを目的と
し、 複数個のバンクからなる記憶装置内の各バンク内のメモ
リチップを選択するチップセレクト信号■の有効期間が
該記憶装置のサイクルタイムと認識でき、且つ、該記憶
装置の各バンクに対する起動信号■によって起動される
タイミング作成回路が、該サイクルタイム期間中有効な
タイミング信号■を作成，出力し、この信号■によって
上記チップセレクト信号■のデコード回路を有効化して
いる制御機構を備えた記憶装置において、上記チップセ
レクト信号■に対する有効化タイミング信号■が有効な
期間中に、更に、上記タイミング作成回路への起動信号
■が印加されたことを検出するように構成する。

〔産業上の利用分野〕

本発明は、計算機システム等に使用される記憶装置であ
って、複数個のバンクを有する記憶装置のバンクビジー
のチェック方式に関する。

最近の記憶装置の高速化要求に伴って、該記憶装置内の
記憶部を複数個のバンクに分割して、インタリーブ方式
でアクセスする方式が採られているが、該バンクの数は
益々増大化する動向にある。

この場合、バンク単位のビジーチェック回路が必要とな
るが、該バンク数の増大化に伴い、通常のリ一ド／ライ
ト動作には不用なバンクビジーチェック回路が多くなる
ことから、コスト的にも、スペース的にも不利な条件を
発生させている。

又、従来の該バンクビジーチェック回路は記憶装置の仕
様が変更される毎に再設計が必要であるという問題もあ
る。

更に、バンク数が多くなるにつれて、該バンクビジーチ
ェック回路での論理遅延が長くなり、１マシンサイクル
内でチェック結果を出力できなくなると，該マシンサイ
クルを長くする必要が生じ、当該計算機システムの処理
能力にも影響がでてくる問題がある。

一方、最近の高集積化動向に伴い、・記憶装置も小型化
が図られており、できる限り余分なスペースは排除した
い要求がある。

このような事情から、通常の動作には不用なビジーチェ
ックの為に、余分な設計作業５搭伐スペースを必要とし
ないような効果的なバンクビジーチェック方式が要求さ
れるようになってきた。

〔従来の技術と発明が解決しようとする課題〕第２図は
従来のチップセレクト信号作成回路の例を示した図であ
り、（ａ）はチップセレクトアドレス信号をレジスタに
セットしてチップセレクト信号を生成する場合を示し、
（ｂ）はレジスタにセシトされたチップセレクトアドレ
スをデコーダでデコードしてチップセレクト信号を生成
する場合を示しており、第３図は従来のバンクビジーチ
Ｉ’７ク プ回路の例を示した図である。

先ず、第２図によって、従来のチップセレクト信号作成
回路の特徴を説明する。

零図（ａ）に示した例においては、該チップセレクト信
号（ＣＳ−０．１，〜）を作成するチップセレクトアド
レス（ＣＳ−ＡＤＤ）を３ビットとし、このアドレス情
報は図示されていないメモリ制御回路（ＭＣＵ）より送
られ、零図（ａ）のデコード回路（ＣＳ−ＤＥＣ）　２
に入力されて、選択信号（ＳＥＬ〜０〜ＳＥＬ−７）が
作成され、この信号と、ｒＳＥＴ−ＥＮＡＢＬＥＪ　，
及び、図示していないｒ　ＲＥＳＥＴ−ＥＮＡＢＬＥ　
Ｊにより、チップセレクトレジスタ（ＣＳ−ＲＵＧ）　
３ａがセット，リセットされて、図示していないメモリ
アレー等に供給される。

このチップセレクト信号の作成方法は、該チップセレク
ト信号（ＣＳ−０．１，〜）がチップセレクトレジスタ
（ＣＳ−ＲＥＧ）　３ａより出力される為、チップセレ
クト信号（ＣＳ−０．１．〜）間のスキューを最小とす
ることができるメリットがある。

このメリットにより、メモリアレー内でランダムアクセ
スメモリ（ＲＡＭ）の出力同士をドットオアして使用し
ている場合、バスファイト　（出力同士の衝突）の制限
緩和に有利となり、この方式を使用している記憶装置も
ある。

然し、一方では、例えば、機能テスト等においては、上
記チップセレクトレジスタ（ＣＳ−ＲＥＧ）　３ａが公
知のスキャンイン機構等でランダム的にセットされてし
まい、通常の動作では、８出力中、１出力が有効になる
ものが、該機能テスト等の時には、複数個，或いは、全
部が有効となって、全てのランダムアクセスメモリ（Ｒ
ＡＭ）が動作して、電源の過電流，高発熱等の事態を引
き起こす問題を含んでいる。

そこで、上記の例で示したように、チップセレクトアド
レス（ＣＳ−八〇〇）をデコード回路（ＣＳ−ＤＥＣＣ
ＯＤＥＲ）　２でデコードしてからチップセレクトレジ
スタ（ＣＳ−ＲＥＧ）　３ａに入力した結果をチップセ
レクト信号（ＣＳ−０．　１〜）にするのではなく、零
図（ｂ）に示したように、該チップセレクトアドレス（
ＣＳ−ＡＤＤ）をチッフ゜セレクトアドレスレジスタ（
ＣＳ−ＡＤＤ　ＲＥＧ）３に入力した結果を、デコード
回路（ＣＳ−ＤＨＣＯＤＥＲ）　２ニ出力イネーブル（
ＯＵＴ−ＥＮＡＢＬＥ）でイネーブルしてチップセレク
ト信号（ＣＳ−０．１〜）とする方式がある。

この方式では、該デコード回路（ＣＳ−ＤＥＣ）　２に
よるスキューが問題とならないように装置に使用される
。

本方式では（ｂ）図に図示されているように、該デコー
ド回路（ＣＳ−ＤＥＣＯＤＥＲ）　２の入力側に、前述
の出力イネーブル（ＯＵＴ−ＥＮＡＢＬＥ）信号を印加
する必要があるが、チップセレクトアドレスレジスタ（
ＣＳＡＤＤ　ＲＥＧ）　３のセット，リセット障害，或
いは、前述の機能テスト等によって、チップセレクト信
号（ＣＳ−０．１〜）の全部が有効になるような危険性
を回避できるメリットがある他、上記出力イネーブル（
ＯＵＴ−ＥＮＡＢＬＥ）信号のみで、該チップセレクト
信号（ＣＳ−０．１〜）を規定できる利点がある。

次に、第３図によって、従来のバンクビジーチェク ップ方式を説明する。

前述のように、近年の記憶装置は、高速化を図る目的で
、バンクと称される小記憶容量のメモリユニットを多数
使用している。

この各バンクは図示されていないメモリ制御回路（ＭＣ
ｔｌ）からのバンクアドレスによって選択され、該バン
ク内のメモリへの書き込み／読み出しが行一われる。

該メモリ制御回路（ＭＣＵ）側においては、このバンク
の使用状況を監視していて、空いているバンクにアクセ
スし、使用中のバンクに対しては、そのバンクが動作終
了する迄、該アクセスを待たせるようにビジー管理を行
っている。

従って、通常時は、動作しているバンクに対して、更に
起動がかかることはない。

然しなから、該メモリ制御回路（ＭＣＵ）側，記憶゛装
置側において、部品等の故障があって、上記ビジー管理
制御が正常に動作しない場合がある。

この時には、複数個のバンクに対するアクセスが混ざっ
てしまって、記憶装置内のメモリ動作が保障できなくな
る。

例えば、僅か、ｌτでの書き込み動作が重なった場合で
も、該重なりによって混ざったデータが書き込まれるだ
けで、該エラーが検出できないことがある。

又、読み出し時に、僅か、１τでも動作が重なった場合
で、仮に，エラーが検出されたとしも、誤り訂正符号（
ＥＣＣ）機構で検出され、記憶装置そのものの故障と認
識されてしまい、真の原因である上記バンクビジー管理
制御の障害を究明することが困難となる。

これは、１つのバンク中の前後の２つのアクセスに着目
した場合、チップセレクト信号．或いは、アドレス信号
が、僅か１τでも重なった場合、この前後のアクセスは
サイクルタイムが、それぞれ、保障されない為、アクセ
ス結果も保障されなくなる為である。

従って、この種の障害を検出する為に、例えば、メモリ
制御回路（ＭＣＵ）側でバンクビジーチェックを行い、
１つのバンクが１メモリサイクル中に１回以上、起動さ
れることがないことを確認しながら記憶装置にアクセス
要求を発行していた。

又、記憶装置側においても、該アクセス要求を受け取っ
てからバンクビジーチェックを行い、異常がないことを
確認してからメモリアレーを起動していた。

このようなバンクビジーチェック回路の具体例を示した
ものが第３図である。

以下、本図によって、従来のバンクビジーチェック方式
を説明する。

本図に示した例はバンクの数がｎ個の場合を示している
。

本図の制御回路５は、アクセス元からの起動信号，バン
クアドレス１アドレス動作の種類｛ストア（ＳＴＯＲＥ
）　，或いは、フェッチ（ＦＥＴＣＨ）　）を受けて、
各バンク対応に設けられているバンクビジーチェック回
路６を起動する。

該起動信号は指定されたバンクビジーチェ，ツク回路６
内のビジーレジスタ（ＢｔｌＳＹ　ＲＥＧ）　６１をセ
・ン卜すると共に、同時に、シフトレジスタ６２中をシ
フトする。

該シフト動作が終了すると、上記ビジーレジスタ（ＢＩ
ＩＳＹ　ＲＥＧ）　６１をリセットして、ビジーを終了
させるが、該ビジー中に新たな起動信号が到着すると、
論理積回路６３においてエラーとしていた。

上記において、シフトレジスタ６２のシフトの長さは、
入力されたアクセス動作の種類によって可変されるもの
であった。

これらの機構の為に、該バンクビジーチェック回路６の
規模が大きくなり、場合によっては、該記憶装置側内の
プリント板に搭載できない場合もあった。又、該バンク
ビジーチェック回路６の後段の回路において故障が発生
した場合には、このハンクビジーチェック回路６は無力
，無意味な回路となってしっていた。

このように、該ハンクビジーチェック回路６は、通常動
作においては、元々不用な回路であり、故障の為だけに
、大規模な回路を構成しておくことは、コスト的，スペ
ース的にも不利であり、上記のように、該バンクビジー
チェック回路６以降で発生した故障に対しては無意味な
ものになるという問題があった。

本発明は上記従来の欠点に濫み、複数個のバンクを有す
る記憶装置のバンクビジーのチエ・ンクを行うのに、ハ
ードウエアを増加させることなく、該バンクビジーチェ
７クが無意味なものとならないような、できるだけ最終
段の位置で行うことで、経済的に信軌性の高い記憶装置
を構築することできるバンクビジーチェック方式を提供
することを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成された／Ｎンクビジー
チェック方式によって解決される。

複数個のバンクからなる記憶装置内の各ノＮンク内のメ
モリチップを選択するチップセレクト信号■の有効期間
が該記憶装置のサイクルタイムと認識でき、且つ、該記
憶装置の各バンクに対する起動信号■によって起動され
るタイミング作成回路が、該サイクルタイム間間中有効
なタイミング信号■を作成．出力し、この信号■によっ
て上記チンブセレクト信号■のデコード回路を有効化し
ている制御機構を備えた記憶装置において、上記チップ
セレクト信号■に対する有効化タイミング信号■が有効
な期間中に、更に、上記タイミング作成回路への起動信
号■が印加されたことを検出するように構成する。

〔作用〕

即ち、本発明によれば、複数個のバンクを有する記憶装
置のバンクビジーのチェックを行うのに、該記憶装置側
においては、メモリアレーに供給するアドレス，チップ
セレクト信号等があって、これらは、各アクセス動作の
種類に応じてタイミングを可変させる機構が元々存在し
、特に、アドレス，チップセレクト信号の有効な期間が
、該記憶装置のサイクルタイムである場合には、これら
の信号の制御タイミングをその侭、メモリのビジ信号と
することができることに着目し、更に、第２図（ｂ）で
説明したような、チップセレクトアドレスをチップセレ
クトアドレスレジスタ（ＣＳ−ＡＤＤ１？ＥＧ）に入力
し、このレジスタの出力であるチップセレクトアドレス
をデコードした結果をチツブセレク１・信号（ＣＳ−０
．１，〜）とするように方式をとる記憶装置においては
、該デコード回路（ＣＳ−ＤＥＣ）の入力側に、唯１本
のデコードイネーブル信号（ＯＵＴＥＮＡＢＬＥ）を印
加していることに着目し、１つのバンク中において、通
常動作時にメモリアレーに供給しているチップセレクト
信号を生成する上記デコードイネーブル（ＯＵＴ−ＥＮ
ＡＢＬＥ）を使用して、本チップセレクト信号が有効な
期間中、即ち、該チップセレクト信号を生成するデコー
ドイネーブル（０υＴ−ＩＥＮＡＢＬＥ）が有効な期間
中に、該バンクに対して新たな起動がかかった場合をバ
ンクビジーエラーとするようにしたものであるので、ア
クセス元から見た場合、末端の位置に該バンクビジーチ
ェック回路がある為チェックの効果が向上すると共に、
元々、メモリアレーに供給するチェックセレクト信号を
生成する為のデコードイネーブル（ＯＵＴ−ＩＥＮＡＢ
ＬＥ）を生成する回路が存在しているので、極めて僅か
なハードウエア、即ち、論理積回路等の追加のみで、バ
ンクビジーチェックができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であって、チップ
セレクト信号（ＣＳ−０．１，〜）を生成する為のデコ
ードイネーブル（ＯＵＴ−ＥＮＡＢＬＥ）　（本図では
、ＣＳ−ＴＩＭＥで示す）■が有効な期間中に新たな起
動信号■が入力されたことを検出する手段４が本発明を
実施するのに必要な手段である。尚、全図を通して同じ
符号は同じ対象物を示している。

以下、第１図によって、本発明のバンクビジーチェック
方弐を説明する。

前述のように、本発明は、チップセレクトアドレス（Ｃ
Ｓ−ＡＤＤ）　ヲチンフ゜セレクトアドレスレジスタ（
ＣＳ−ＡＤＤ　ＲＥＧ）　３に入力し、このレジスタの
出力であるチップセレクトアドレス■をデコードした結
果をチップセレクト信号（ＣＳ−０．１，〜）とするよ
うに方式をとる記憶装置においては、該デコード回路（
ＣＳ−ＤＥＣＯＤＥＲ）　２の入力側に、唯１本のデコ
ードイネーブル信号（ＯＵＴ−ＥＮＡＢＬＩＥ）を印加
していることに着目し、１つのバンク中において、通常
動作時にメモリアレーに供給しているチップセレクト信
号（ＣＳ−０．１．〜）を生成する上記デコードイネー
フル（ＯＵＴ−ＥＮＡＢＬＥ）を使用して、本チップセ
レクト信号（ＣＳ−０．１，〜）が有効な期間中、即ち
、該チップセレクト信号（ＣＳ−０．１，〜）を生成す
るデコードイネーブル（ＯＭＩＴ−ＥＮＡＢＬＥ）が有
効な期間中に、該バンクに対して新たな起動がかかった
場合をバンクビジーエラーとするようにしている。

本図は、１つのバンクに対応した回路を記したもので、
他のバンクについても、同じ構成となっている。

本例では、チップセレクト信号を作成するチップセレク
トアドレス（ＣＳ−ＡＤＤ）を３ビットとし、このアド
レスは図示されていないメモリ制御回路（ＭＣｌ）によ
り送出され、チップセレクトアドレスレジスタ（ＣＳ−
ＡＤＤ　ＲＥＧ）　３を経由してデコード回路（ＣＳ−
ＤＥＣＯＤＥＲ）　２に入力され、チップセレクト信号
（ＣＳ−Ｏ〜ＣＳ−７）が作成される。

次に、図示されていない、上記メモリ制御装置（ＭＣＵ
）から、本記憶装置内の制御回路に送られてくるリクエ
スｌ・信号（ＧＯ，オペレーションの種類，アドレス等
）によって作成される複数個の起動信号が、タイミング
作成回路１内のセレクタ（ＳＥＬ）１１を介してチップ
セレクトタイミングレジスタ（ＣＳ−ＴＩＭＥ　ＲＥＧ
）　１３をセットし、上記デコード回路（ＣＳ−ＤＥＣ
ＯＤＥＲ）　２を有効化するデコードイネーブル（ＯＵ
Ｔ−ＥＮＡＢＬＥ）信号（本図では、ＣＳ−ＴＩＭＥで
示す）■を出力する。

ここで、複数個の起動信号とは、例えば、ＦＳＴ　：Ｆ
ＵＬＬ−ＳＴＯＲＥ，ＰＳＴ：ＰＡＲＴＩＡＬ−ＳＴＯ
ＲＥ，　ＦＣＨ：ＦＥＴＣＩＩ等のアクセスであり、そ
れぞれのアクセスは上記セレク｝（ＳＥＬ）　１１によ
って１つが選択される。

一ａに、それぞれのアクセスは同一のタイミングで該チ
ップセレクトタイミングレジスタ（ＣＳ−ＴＴＭＥ　Ｒ
ＵＧ）　１３をセットするが、リセットはそれぞれのア
クセスによってタイミングが異なる。これは、それぞれ
のアクセス（上記、ＰＳＴ．　ＰＳＴ，　ＦＣＨ等）が
異なる動作を行うためであり、このセットからリセット
迄の時間が、該アクセスのメモリサイクルタイムとなる
。

従って、該リセット信号（ＦＳＴ−ＲＥＳＥＴ，ＰＳＴ
−ＲＥＳＥＴ，ＦＣＨ−ＲＥＳＥＴ等）は、それぞれの
アクセスに対応して、所定の時間が経過した後、該記憶
装置内部の制御回路から送られてくる。

このような制御機構により、該ＣＳ−Ｔｌ肝信号■は、
それぞれのアクセスによって異なる複数個のタイミング
のメモリサイクルタイム間、有効になり、このＣＳ−Ｔ
ＩＭＥ信号■が上記デコード回路（ＣＳ−ＤＥＣＯＤＥ
Ｒ）　２をストローブする　（打ち抜く）。

この打ち抜きを行う理由は、システムリセット時に、チ
ップセレクトアドレスレジスタ（ＣＳ−ＡＤＤＲＥＧ）
群がリセットされるので、結果的に、チップセレクト信
号（ＣＳ−０）が送出されないようにする為であり、−
Ｃ的な技法である。

本発明は、このチップセレクト信号（ＣＳ−０．１，〜
）が、１つのバンクに対するビジー信号と等価であり、
且つ、メモリチップに対して最も近い位置にあることに
着目して、該チップセレクト信号（ＣＳ−０．１，〜）
を生成する為の上記打ち抜き信号（ＣＳ−ＴＩＭＥ）■
を使用し、このＣＳ−ＴＩＭＥ信号■と、上記チップセ
レクトタイミングレジスタ（ＣＳ−ＴＩＭＥ　ＲＥＧ）
　１３をセットする起動信号■とを、バンクビジーヂエ
ツクエラー検出回路４内の論理積回路４１で、単に、ア
ンド（論理積）しておくことで、あるアクセスが動作中
に、更に、次のアクセスが到達すると、該論理積出力は
゜オン゜　となり、アクセスエラーを検出することがで
きる。

このように、本発明は、多数のバンクを有する記憶装置
を備えたシステムにおいて、メモリ制御装ｆｆｉ（ＭＣ
Ｕ），又は、記憶装置側に、部品等の故障があって、バ
ンク制御が正常に動作しない場合があると、エラーが検
出されなかったり、エラーが検出されても、八゛ンクビ
ジーチェック回路以外の回路障害と認識されて、真の原
因を究明することが困難であることから、これらの故障
を完全に検出する必要があり、この為には、バンクビジ
ーチェック回路は、実際にメモリアレーを駆動する末端
部分で行うのが良いことに着目して、チップセレクト信
号を作成する信号、それも、唯１つの信号をその侭使用
することで、極めて精度の高いバンクビジーチェックを
行えるようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリバンクビ
ジーチェック方式は、計算機システム等に使用される記
憶装置であって、複数個のバンクを有する記憶装置のバ
ンクビジーをチェックするのに、各パンク内のメモリチ
ップを選択するチップセレクト信号■の有効期間が該記
憶装置のサイクルタイムと認識でき、且つ、該記憶装置
の各ハンクに対する起動信号■によって起動するタイミ
ング作成回路が、該サイクルタイム期間中有効なタイミ
ング信号■を作成，出力し、この信号■によって上記チ
ップセレクト信号■のデコード回路を有効化している制
’＋］機構を備えた記憶装置において、上記チップセレ
クト信号■に対する有効化タイミング信号■が有効な期
間中に、更に、上記タイミング作成回路への起動信号■
が印加されたことを検出するようにしたものであるので
、アクセス元から見た場合、末端の位置に該バンクビジ
ーチェック回路がある為チェックの効果が向上すると共
に、元々、メモリアレーに供給するチェックセレクト信
号を生成する為のデコードイネーブル（ＯＵＴ−ＥＮＡ
ＢＬＥ）を生成する回路が存在しているので、極めて僅
かなハードウェア、即ち、論理積回路等の追加のみで、
バンクビジーチェックができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図，第２図は従来の
チップセレクト信号作成回路の例を示した図 第３図は従来のバンクビジーチェック回路の例を示した
図， である。 図面において、 １はタイミング作成回路， １１．１２はセレクタ（ＳＥＬ）， １３はチップセレクトタイミングレジスタ（ＣＳ−ＴＩ
ＭＥＲＥＧ）　， ２はデコード回路（ＣＳ−ＤＥＣＯＩ）ＨＲ）　．３は
チップセレクトアドレスレジスタ（ＣＳ−ＡＤＤ　ＲＥ
Ｇ）， ３ａはチップセレクトレジスタ（ＣＳ−ＲＥＧ）　．４
はバンクビジーチェックエラー検出回路１又は、単に、
検出手段 ４１は論理積回路 ５は制御回路， ６はバンクビジーチェソク回路， ６１はバンクビジーレジスタ（ＢＵＳＹ　ＲＥＧ），６
冫は論理積回路， ■はチップセレクトアドレス（ＣＳ−ＡＤＤ）　，■は
起動信号， ■はチップセレクトタイミング信号，又は、デコ〜ドイ
ネーブル，又は出力イネーブル（ＯＭＩＴ−ＥＮＡＢＬ
Ｅ）信号， ＣＳ−０．１．〜はチップセレクト信号，をそれぞれ示
す。

Claims (1)

1. 【特許請求の範囲】 　複数個のバンクからなる記憶装置内の各バンク内のメ
   モリチップを選択するチップセレクト信号（［１］）の
   有効期間が該記憶装置のサイクルタイムと認識でき、且
   つ、該記憶装置の各バンクに対する起動信号（［２］）
   によって起動されるタイミング作成回路（１）が、該サ
   イクルタイム期間中有効なタイミング信号（［３］）を
   作成、出力し、この信号（［３］）によって上記チップ
   セレクト信号（［１］）のデコード回路（２）を有効化
   している制御機構を備えた記憶装置において、 上記チップセレクト信号（［１］）に対する有効化タイ
   ミング信号（［３］）が有効な期間中に、更に、上記タ
   イミング作成回路（１）への起動信号（［２］）が印加
   されたことを検出することを特徴とするメモリバンクビ
   ジーチェック方式。