JPH02128258A - エラー自己訂正メモリ - Google Patents
エラー自己訂正メモリInfo
- Publication number
- JPH02128258A JPH02128258A JP63281235A JP28123588A JPH02128258A JP H02128258 A JPH02128258 A JP H02128258A JP 63281235 A JP63281235 A JP 63281235A JP 28123588 A JP28123588 A JP 28123588A JP H02128258 A JPH02128258 A JP H02128258A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- word line
- memory
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 4
- 230000006870 function Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 abstract 2
- 238000000034 method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ情報反転に対する素子内部での検出、
訂正方式に係り、特にメモリを含むシステムの信頼性向
上に好適な高信頼性メモリの構成法に関する。
訂正方式に係り、特にメモリを含むシステムの信頼性向
上に好適な高信頼性メモリの構成法に関する。
デジタルデータの誤り検出、訂正に関しては、一般に行
わ九ているようなＥＣＣによる方式がある。これらの技
術に関する公知例としては、例えば実開昭６０−３０６
４１号、実開昭６０−５２７３６号、実開昭６０−５２
７３７号等の公上記従来技術は、メモリ素子から情帽が
出力された後、その反転検出、訂正を行うものでありメ
モリ素子自体の信頼性向上については配慮されておらず
、メモリ素子外部に専用の回路を必要とし小規模のシス
テムでは使用できない等の問題があった・ 本発明の目的は、記憶情報反転の検出、訂正をメモリ素
子内部で行うことにより、メモリ素子自体の信頼性向上
を行うことにある６ 〔：よ−ｒシを解決するための手段〕 上記目的は、メモリセル上の各ワード線、各データ線に
パリティビットを設け、メモリ情報読出し時に選択され
たワード線上とデータ線上の情報をそれぞれ内部的に読
み出し各々パリティチェックを行って、これらが同時に
パリティエラーとなることを検出することにより達成さ
れる。
わ九ているようなＥＣＣによる方式がある。これらの技
術に関する公知例としては、例えば実開昭６０−３０６
４１号、実開昭６０−５２７３６号、実開昭６０−５２
７３７号等の公上記従来技術は、メモリ素子から情帽が
出力された後、その反転検出、訂正を行うものでありメ
モリ素子自体の信頼性向上については配慮されておらず
、メモリ素子外部に専用の回路を必要とし小規模のシス
テムでは使用できない等の問題があった・ 本発明の目的は、記憶情報反転の検出、訂正をメモリ素
子内部で行うことにより、メモリ素子自体の信頼性向上
を行うことにある６ 〔：よ−ｒシを解決するための手段〕 上記目的は、メモリセル上の各ワード線、各データ線に
パリティビットを設け、メモリ情報読出し時に選択され
たワード線上とデータ線上の情報をそれぞれ内部的に読
み出し各々パリティチェックを行って、これらが同時に
パリティエラーとなることを検出することにより達成さ
れる。
メモリ情報読出し時に１選択されたデータ線。
ワード線上のデータに対しそれぞ九パリティチェックを
行い同時に発生したパリティエラーのみ検出するように
動作する。これによってエラーが検出された場合、その
データは反転しているとして検知でき、またこれをもと
に正しい情報への訂正が可能となる。
行い同時に発生したパリティエラーのみ検出するように
動作する。これによってエラーが検出された場合、その
データは反転しているとして検知でき、またこれをもと
に正しい情報への訂正が可能となる。
以下、本発明の一実施例を第１図により説明する。本実
施例では、メモリセルアレイ１．ワード線用パリティビ
ラト群２．データ線用パリティビット群３．データ線用
パリティジェネレートムチ１２ク回路４．ワード線用パ
リティジェネレート＆チェック回路５から構成される。
施例では、メモリセルアレイ１．ワード線用パリティビ
ラト群２．データ線用パリティビット群３．データ線用
パリティジェネレートムチ１２ク回路４．ワード線用パ
リティジェネレート＆チェック回路５から構成される。
１ワード線および、１データ線当りのパリティピット数
は、パリティチェック回路の段数をもとに最適値を採用
する。
は、パリティチェック回路の段数をもとに最適値を採用
する。
任意ビットの書込み時には、被選択ワード線上の全デー
タをワード線用パリティジェネレート＆チェック回路５
に取出し選択ビット対応位置にデータを書き込む、この
時ワード線用パリティビットのデータが自動的に発生さ
れる。同様に、被選択データ線上の全データをデータ線
用パリティジェネレートムチ１２ク回路４に取出し、選
択ビット対応位置にデータを書き込む。この時データ線
用パリティビットのデータが自動的に発生される。
タをワード線用パリティジェネレート＆チェック回路５
に取出し選択ビット対応位置にデータを書き込む、この
時ワード線用パリティビットのデータが自動的に発生さ
れる。同様に、被選択データ線上の全データをデータ線
用パリティジェネレートムチ１２ク回路４に取出し、選
択ビット対応位置にデータを書き込む。この時データ線
用パリティビットのデータが自動的に発生される。
これら、取出したワード線上のデータおよびデータ線上
のデータと各パリティビットを元の位置に書込むことに
より当該ビットの書込みとパリチェックの準備が完了す
る。
のデータと各パリティビットを元の位置に書込むことに
より当該ビットの書込みとパリチェックの準備が完了す
る。
任意ビットの読出し時には、被選択ワード線上の全デー
タをワード線用パリティジェネレート＆チェック回路５
に取込む。ここで、パリティチェックを行いエラーの場
合にはワード線パリティエラー信号を発生させる。また
同時に、被選択データ線上のデータをデータ線用パリテ
ィジェネレートムチ１２ク回路４に取り込み、パリティ
チェックを行う。エラーの場合には、データ線パリティ
エラー信号を発生させる。
タをワード線用パリティジェネレート＆チェック回路５
に取込む。ここで、パリティチェックを行いエラーの場
合にはワード線パリティエラー信号を発生させる。また
同時に、被選択データ線上のデータをデータ線用パリテ
ィジェネレートムチ１２ク回路４に取り込み、パリティ
チェックを行う。エラーの場合には、データ線パリティ
エラー信号を発生させる。
データ線パリティエラー信号とワード線パリティエラー
信号が同時に発生した場合には、アンドケ−１−６によ
り情報エラー検出信号を発生させる。
信号が同時に発生した場合には、アンドケ−１−６によ
り情報エラー検出信号を発生させる。
これにより、被選択ビットと逆の情報を先の方法で被選
択ビットに書き込むことによりエラー情報を訂正する。
択ビットに書き込むことによりエラー情報を訂正する。
本実施例によれば、メモリ素子自体にエラー訂正機能を
付加でき、高信頼性化が達成できる。
付加でき、高信頼性化が達成できる。
本発明によれば、メモリ素子内部で何らかの原因により
情報反転が起こった場合でもメモリ素子自体でその検出
、訂正が行えるのでメモリ素子の信頼性を向上させるこ
とができる。
情報反転が起こった場合でもメモリ素子自体でその検出
、訂正が行えるのでメモリ素子の信頼性を向上させるこ
とができる。
現在、大型計算機で発生するメモリエラーの９割以上は
ビット性の不良であり、本発明によりこれらが防止でき
るため、この種の障害に関しては少くとも１０倍以上の
信頼性向上の効果がある。
ビット性の不良であり、本発明によりこれらが防止でき
るため、この種の障害に関しては少くとも１０倍以上の
信頼性向上の効果がある。
第１図は、本発明の一実施例の素子内部ブロック図であ
る。 １・・・メモリセルアレイ、２・・・ワード線用パリテ
ィビット群、３・・・データ線用パリティビット群。 ４・・・データ線用パリティジェネレートムチ１２ク回
路、５・・・ワード線用パリティジェネレー１〜＆チェ
ック回路。
る。 １・・・メモリセルアレイ、２・・・ワード線用パリテ
ィビット群、３・・・データ線用パリティビット群。 ４・・・データ線用パリティジェネレートムチ１２ク回
路、５・・・ワード線用パリティジェネレー１〜＆チェ
ック回路。
Claims (1)
- １、読出しおよび書込み可能なメモリセルアレイと、該
メモリセルの選択のためのワード線とデータ線とからな
るメモリ素子において、各ワード線と各データ線の双方
に対する追加メモリセルと、ワード線とデータ線の双方
に対しパリティジェネレート／チェック回路と、該双方
のパリティジェネレート／チェック回路の出力の論理演
算回路を設け読出し時に情報反転の検出、訂正を可能と
したことを特徴とするエラー自己訂正メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281235A JPH02128258A (ja) | 1988-11-09 | 1988-11-09 | エラー自己訂正メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281235A JPH02128258A (ja) | 1988-11-09 | 1988-11-09 | エラー自己訂正メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128258A true JPH02128258A (ja) | 1990-05-16 |
Family
ID=17636246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281235A Pending JPH02128258A (ja) | 1988-11-09 | 1988-11-09 | エラー自己訂正メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016018569A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社ソシオネクスト | 半導体集積回路 |
-
1988
- 1988-11-09 JP JP63281235A patent/JPH02128258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016018569A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社ソシオネクスト | 半導体集積回路 |
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